适用于 FPGA 和 SoC 的
UltraFast 设计方法指南
UG949 (v2022.2) 2022 年 11 月 30 日
本文档为英语文档的翻译版本，若译文与英语原文存在歧义、差异、不一致或冲突，概以英语文档为准。译文可
能并未反映最新英语版本的内容，故仅供参考，请参阅最新版本的英语文档获取最新信息。
赛灵思⽮志不渝地为员⼯、客户与合作伙伴打造有归属感的包容性环境。
为此，我们正从产品和相关宣传资料中删除⾮包容性语⾔。我们已发起内
部倡议，以删除任何排斥性语⾔或者可能固化历史偏⻅的语⾔，包括我们
的软件和 IP 中嵌⼊的术语。虽然在此期间，您仍可能在我们的旧产品中
发现⾮包容性语⾔，但请确信，我们正致⼒于践⾏⾰新使命以期与不断演
变的⾏业标准保持⼀致。如需了解更多信息，请参阅此链接。
目录
第 1 章：引言...............................................................................................................................................................4
关于 UltraFast 设计方法论............................................................................................................................................. 4
了解 UltraFast 设计方法论的概念.................................................................................................................................. 6
使用 Vivado Design Suite............................................................................................................................................ 10
访问其它技术文档和培训资料.......................................................................................................................................10
第 2 章：开发板和器件规划............................................................................................................................ 11
PCB 布局建议................................................................................................................................................................ 11
器件功耗方面和系统依赖关系.......................................................................................................................................15
时钟资源规划与分配......................................................................................................................................................17
I/O 管脚分配设计流程...................................................................................................................................................18
使用 SSI 器件进行设计.................................................................................................................................................. 22
使用 HBM 器件进行设计...............................................................................................................................................28
配置................................................................................................................................................................................32
第 3 章：使用 RTL 创建设计........................................................................................................................... 34
定义理想的 RTL 设计层级............................................................................................................................................. 34
IP 的使用....................................................................................................................................................................... 37
RTL 编码指南.................................................................................................................................................................39
时钟设置指南.................................................................................................................................................................70
时钟域交汇.................................................................................................................................................................. 112
第 4 章：设计约束................................................................................................................................................116
对设计约束进行组织以便执行编译............................................................................................................................. 116
定义时序约束...............................................................................................................................................................120
定义功耗和散热约束....................................................................................................................................................145
定义物理约束...............................................................................................................................................................146
第 5 章：设计实现................................................................................................................................................147
运行综合...................................................................................................................................................................... 147
综合后的步骤...............................................................................................................................................................153
实现设计...................................................................................................................................................................... 157
第 6 章：设计收敛................................................................................................................................................163
时序收敛...................................................................................................................................................................... 163
功耗收敛...................................................................................................................................................................... 232
配置与调试.................................................................................................................................................................. 236
UG949 (v2022.2) 2022
年 11 月 30 日 china.xilinx.com
适用于 FPGA 和 SoC 的 UltraFast 设计方法指南 2
Send Feedback
附录 A：附加资源与法律声明......................................................................................................................244
赛灵思资源.................................................................................................................................................................. 244
解决方案中心...............................................................................................................................................................244
Documentation Navigator 与设计中心....................................................................................................................244
参考资料...................................................................................................................................................................... 244
培训资料...................................................................................................................................................................... 247
修订历史...................................................................................................................................................................... 247
请阅读：重要法律声明................................................................................................................................................248
UG949 (v2022.2) 2022 年 11 月 30 日 china.xilinx.com
适用于 FPGA 和 SoC 的 UltraFast 设计方法指南 3
Send Feedback
第 1 章
引言
关于 UltraFast 设计方法论
赛灵思 UltraFast
™
设计方法论是一整套旨在帮助简化当今器件设计进程的最佳实践。鉴于这些设计的规模与复杂性，
因此必须通过执行特定步骤与设计任务才能确保设计每个阶段都能成功完成。建议您遵循这些步骤和最佳实践进行操
作，这将有助于您以尽可能最快且最高效的方式实现期望的设计目标。
• 本指南中描述了各种设计任务、分析与报告功能，以及用于设计创建和收敛的最佳实践。
• 《UltraFast 设计方法快捷参考指南》(UG1231) 中采用易于使用的双面卡格式着重讲解了主要设计方法论步骤。
• 《UltraFast 设计方法时序收敛快捷参考指南》(UG1292) 提供了有关时序收敛的建议，包括运行初始设计检查、设
定设计基线和解决时序违例。
• 《UltraFast 设计方法检查表》(XTP301) 可从赛灵思 Documentaon Navigator 获取，也可作为独立电子数据表获
取。您可使用此检查表来识别整个设计进程中的常见错误和决策点。
• 《UltraFast 设计方法论系统级设计流程》图展示了赛灵思 Documentaon Navigator 中提供的整个 Vivado
®
Design
Suite 设计流程。您可单击图中的设计步骤，打开相关文档、附属资料以及常见问题解答以帮助您入门。
建议：除上述资源外，赛灵思建议，处理嵌入式设计时请参阅《UltraFast 嵌入式设计方法指南》
(UG1046)，通过 Vivado IP integrator 使用基于 C 语言的 IP 开发复杂系统时，则请参阅《Vis HLS 用户指
南》(UG1399) 中的 Vis HLS 方法论。
赛灵思提供了以下资源以帮助您有效利用 UltraFast 设计方法论的优势：
提示：赛灵思还为每个设计阶段提供了方法论相关的设计规则检查 (DRC)，可在 Vivado Design Suite 中使用
report_methodology Tcl 命令获取。
如何使用本指南
本指南为最大限度提高系统集成和设计实现的生产力提供了一套最佳实践方法。其中包含对应如下主题的高层次信息、
设计指南和设计决策利弊取舍：
• 第 2 章：开发板和器件规划：其中涵盖了赛灵思建议在创建设计前完成的决策和设计任务。包括 I/O 管脚分配和时
钟规划、PCB 布局注意事项、器件容量和吞吐量评估、替代器件定义、功耗估算以及调试。
• 第 3 章：使用 RTL 创建设计：涵盖有关 RTL 定义以及 IP 配置和管理的最佳实践。
• 第 4 章：设计约束：提供相关建议，用于创建适当的时序、功耗和物理约束，以及用于指定综合与实现阶段所使用
的其它约束、属性及其它元件。
• 第 5 章：设计实现：涵盖适用于设计的综合与实现的可用选项和最佳实践。
• 第 6 章：设计收敛：涵盖用于在设计上达成时序收敛或降低功耗估算的各种设计分析和实现方法。还包含为设计添
加调试逻辑以便对硬件进行验证的相关注意事项。
第 1 章：引言
UG949 (v2022.2) 2022 年 11 月 30 日 china.xilinx.com
适用于 FPGA 和 SoC 的 UltraFast 设计方法指南 4
Send Feedback
本指南包含对其它文档的参考，例如，《Vivado Design Suite 用户指南》、《Vivado Design Suite 教程》和
《QuickTake 视频教程》等。本指南不能替代上述文档。赛灵思仍建议您参阅这些文档以获取详细信息，包括有关工具
使用方式和设计方法的描述。
此信息旨在配合 Vivado Design Suite 一起使用，但其中大部分概念信息同样适用于 ISE
®
Design Suite。
相关信息
附加资源与法律声明
使用 UltraFast 设计方法检查表
要充分利用 UltraFast 设计方法论，请将本指南与《UltraFast 设计方法检查表》(XTP301) 配合使用。本检查表可从赛
灵思 Documentaon Navigator 获取，或者也可以独立电子数据表形式获取。
“UltraFast 设计方法检查表”中的问题着重讲解了设计决策可能产生不利影响的典型领域，并要求读者重点关注经常
被忽视或忽略的问题。检查表中的每个选项卡：
• 面向常规设计团队中的特定角色。
• 包含每个设计流程步骤中的常见问题和建议的应对措施，包括工程规划、开发板和器件规划、IP 和子模块设计以及
顶层设计收敛。
• 包含“文档与培训”章节，其中列出了设计流程步骤相关的资源。
• 提供指向本指南或其它赛灵思文档中的内容的链接，以提供有关解决因各种问题而引发的设计问题的指导意见。
视频：要获取检查表的演示，请观看《Vivado Design Suite QuickTake 视频：UltraFast 设计方法检查表简
介》。
使用 UltraFast 设计方法论 DRC
Vivado Design Suite 包含一组方法论相关 DRC，可供您使用 report_methodology Tcl 命令来运行。此命令针对以
下每个设计阶段都具有相应的规则：
• 在综合前，在细化 RTL 设计中用于确认 RTL 结构
• 在综合后，用于确认网表和约束
• 在实现后，用于确认约束和时序相关问题。
建议：为了最大限度发挥作用，请在每个设计阶段运行方法论 DRC，并解决其中的严重警告 (Crical Warnings)
和警告 (Warnings)，然后再继续执行下一个阶段。
如需了解有关设计方法论 DRC 的更多信息，请参阅《Vivado Design Suite Tcl 命令参考指南》(UG835) 中的
report_methodology Tcl 命令。
相关信息
运行 Report Methodology
使用 UltraFast 设计方法系统级设计流程图
下图显示了 Vivado Design Suite 中包含的各种设计步骤和特性。您可通过赛灵思 Documentaon Navigator 的
“Design Hub View”来访问此图的交互版本，并可在其中单击每个步骤访问相应链接以获取相关资源。
第 1 章：引言
UG949 (v2022.2) 2022 年 11 月 30 日 china.xilinx.com
适用于 FPGA 和 SoC 的 UltraFast 设计方法指南 5
Send Feedback
