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CMOS集成电路闩锁效应形成机理和对抗措施.doc
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CMOS集成电路闩锁效应形成机理和对抗措施.doc
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目 录
摘 要:...........................................................................................................................1
0 前言.............................................................................................................................1
1 闩锁效应产生背景.....................................................................................................2
2 CMOS 反相器.............................................................................................................3
3 闩锁效应根本原理.....................................................................................................4
5 结论...........................................................................................................................10
参考文献:.....................................................................................................................10
- 可修编-
- -
CMOS 集成电路闩锁效应形成机理和对抗措施
摘 要:
CMOS Scaling理论下器件特征尺寸越来越小,这使得CMOS电路构造中的闩锁效应日益
突出。闩锁是CMOS电路构造所固有的寄生效应,这种寄生的双极晶体管一旦被外界条件
触发,会在电源与地之间形成大电流通路,导致器件失效。闩锁效应已成为CMOS集成电
路在实际应用中主要失效的原因之一。
本文以反相器电路为,介绍了CM0S集成电路的工艺构造;采用双端PNPN构造模型.
较为详细地分析了CM0S电路闩锁效应的形成机理;给出了产生闩锁效应的必要条件与闩
锁的触发方式,介绍了在电路幅员级、工艺级和电路应用时如何采用各种有效的技术手段
来防止、降低或消除闩锁的形成,这是CMOS集成电路得到广泛应用的根本保障。
关键词: CM0S 集成电路;闩锁效应;功耗;双端 pnpn 结;可控硅
Study on the mechanism of Latch-up eect in CMOS
IC and its countermeasures
Wangxin
Abstract:Device channel length bee more and more short under CMOS
Scaling,such that latch-up eect inCMOS structure is stand out
increasingly.Latch—up is a parasitic eect in CMOS circuits.Once the
parasitic BJT istriggered,there will be high current from VDD to GND,which
makes the chip invalidation. Latch—up phenomenon bee the main reason of
CMOS IC applied.
Based on inverter,the structure of CMOS IC are presented ,The model of
pnpn diodeis took to analyze the mechanism of Latch—up eect in CMOS
IC.The necessary conditions and thetrigger mode of the latch-up are given.
Many means are introducedto how to avoid,decrease or eliminate the Latch
—up eect in layout,technological process andcircuits application level .It
guarantee the wide utilization for CMOS IC.
Key words: CMOS IC ; Latch—up eect ; power dissipation ; pnpn
diode;thyristor.
0 前言
CMOS(plementary Metal—Oxide—Semiconductor)集成电路是目前大规
(LSI)和超大规模(VLSI)集成电路中广泛应用的一种电路构造,1963年由万雷
(Wanlass)和萨支唐(Sah)提出 ,它是将NMOS(N沟道MOS)和PMOS(P沟道
MOS)组台所形成的逻辑器件.CMOS电路的主要优点是它只有在逻辑状态转换
时(例如从0到1)才会产生较大的瞬态电流,而在稳定状态时只有极小的电流流
过,当它应用于数字逻辑电路时,功率损耗可以大幅减少,通常只有几个纳瓦
- . word.zl-
. -
.当每个芯片上的器件数目增多时,功率消耗变成一个主要限制因素,低功
率消耗就成为CMOS电路最吸引人的特色.此外,CMOS构造还有较佳的噪声
抑制能力、很高的输人阻抗等特性.相对于传统的双极型、 NMOS、PMOS构
造的集成电路而言,其优越性是毫无疑问的,随着集成电路复杂度的增加,制
造工艺技术由NMOS工艺转到了CMOS工艺对先进集成电路而言,CM0S技术
是最主要的技术.实际上,在ULSI(甚大规模集成电路)电路中,唯有CMOS能
胜任。
尽管CMOs构造的电路有众多优点,但它并非完美无缺.比方,它的工艺要
求比NMOS复杂(需要额外的阱形成技术)、器件占用硅片面积比较大(相对于
NMOs而言,难以小型化)更主要的是,CMOS构造会形成电路的闩锁 (又
称闭锁、自锁、闸流效应),这是CMOS电路与生俱来的寄生效应,它会严重影
响电路的功能,造成电路功能混乱甚至电路根本无法工作或烧毁.这是早期
CM0S技术不能被承受的重要原因之一.
目前,无论从电路构造还是从制作工艺技术上都采取了一些技术来防止闩
锁的形成,从而使CMOS电路的各种优点得以充分发挥。
1 闩锁效应产生背景
早在1962年CMOS构造就被提出,但其应用被局限于某些特殊的领域,在
这些应用中,性能和封装密度并不是主要考虑的因素。随着技术进步和工艺支
持,CMOS电路已经占据了集成电路市场上很大的份额。低功耗、无比逻辑设
计以及大的噪声容限都是CMOS电路的优点 。
但随着器件尺寸的不断缩小,在CMOS构造中的一些寄生效应影响也越来
越明显,闩锁效应就是一个最突出的例子,而且这种效应对CMOS电路有致命
的破坏,因此,在超大规模集成电路中对闩锁效应的研究是非常有必要的,它
不仅涉及到工艺的改良,促进新工艺的开发,而且与电路幅员的布局构造相关
联,以提高芯片的可靠性 。
一般而言,CPU和存储器这些对运算速度和幅员面积要求较高的芯片中对
闩锁可靠性研究比较多,可以通过工艺改良进展彻底消除,但这在一定程度上
带来了本钱的增加,而由于这些芯片都是通用芯片,所以工艺改良的本钱是可
以承受的。对于一些特殊用途的专用芯片的闩锁可靠性研究,显然,改良工艺
并不是一种有效的方法 。
功率集成电路由于其上下压器件的兼容以及某些特殊的应用场合,芯片在
实际工作中不可防止会触发闩锁,因此对于这种专用集成电路可靠性的研究是
非常必要的,而本钱是制约这类芯片的一个最主要的因素,由于在普通的工艺
线上也可以完成这类芯片的流水,所以对于功率集成电路中的可靠性研究都是
基于幅员布局布线和保护构造 。
- 可修编-
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pyhm63
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