没有合适的资源？快使用搜索试试~
我知道了~
文库首页
开发技术
其它
clock.rar_VHDL/FPGA/Verilog_VHDL_
clock.rar_VHDL/FPGA/Verilog_VHDL_
1.该资源内容由用户上传，如若侵权请联系客服进行举报
2.虚拟产品一经售出概不退款（资源遇到问题，请及时私信上传者）
版权申诉
VHDL/FPGA/Verilog
VHDL
0 下载量
12 浏览量
2021-08-11
15:24:50
上传
评论
收藏
11.19MB
RAR
举报
温馨提示
限时特惠：¥9.90
19.90
本程序成功的描述了如何用vhdl完成对电子钟的设计，简单易懂，简洁明了
资源推荐
资源评论
1.rar_VHDL/FPGA/Verilog_VHDL_
浏览：179
计数显示电路。由十进制计数器模块（BCD_CNT）、分时总线切换电路模块（SCAN）和七段显示译码器电路模块（DEC_LED）构成。输入端口为为十进制计数器时钟clk，异步复位清零信号reset，分时总线切换电路时钟clkdsp。在reset信号为1时，电路复位不工作；在reset信号为0时，在每个clk的上升沿计数器将加1。在每个clkdsp的上升沿将会改变对三个数码管的扫描选通。输出端口为数码
clock.rar_VHDL/FPGA/Verilog_Verilog_
浏览：64
自己开发的电子时钟小程序，通过数码管显示时间，key1和key2控制校时校分，key3切换时钟模式和闹钟模式，切换到闹钟模式再按key1和key2即可设定闹钟时间。key4控制开启/关闭闹钟。有整点报时功能。
Clock.rar_VHDL/FPGA/Verilog_VHDL_
浏览：57
FPGA时钟显示程序，可以按照正常的时间，频率可调，数码管显示00-00-00，中间的-可改。只要采用嵌套的循环结构实现
CLOCK.rar_VHDL/FPGA/Verilog_VHDL_
浏览：60
数字时钟的实现，能够显示时间，包括时，分，秒的信息。
digital-clock.rar_VHDL/FPGA/Verilog_VHDL_
浏览：41
Digital clock vhdl code
simple_dual_port_ram_single_clock.rar_VHDL/FPGA/Verilog_VHDL_
浏览：113
5星 · 资源好评率100%
Simple Dual-Port RAM with different read/write addresses but single read/write clock
3.rar_VHDL/FPGA/Verilog_VHDL_
浏览：89
秒表verilog 实现，顶层模块，译码模块，计数模块
VHDL.rar_VHDL/FPGA/Verilog_VHDL_
浏览：157
基于vhdl数字密码锁额外负担二十分我饿贫困方
5.rar_VHDL/FPGA/Verilog_VHDL_
浏览：137
4*4矩阵状态机键盘 是数字电路设计中常用的信号输入法
spi-master-verilog_and_VHDL
浏览：135
GITHUB上一个非常好用的SPI开源代码，代码风格极好，注释清晰，结构简单，使用方便，初学者可以作为学习参考，有Verilog和VHDL两个版本。 -----------------------------------------------------------------------...
clock_divider.rar_VHDL/FPGA/Verilog_VHDL_
浏览：92
clock divider for fpga in verilog and vhdlit contains counter.vhd clock1.v clock_divider.doc
clock-divider.rar_VHDL/FPGA/Verilog_VHDL_
浏览：48
clock generator vhdl code
Written_in_VHDL_Digital_Clock_Design.rar_VHDL/FPGA/Verilog_VHDL_
浏览：38
5星 · 资源好评率100%
VHDL语言编写的数字钟设计Digital Clock Design
random1.rar_VHDL/FPGA/Verilog_VHDL_
浏览：182
Random binary sequence generator using four flip-flops. It does not require any external input except clock.
Q.rar_VHDL/FPGA/Verilog_VHDL_
浏览：164
求模程序。。没有调用ip核，根据数学算法，逼近的思想，来编写的求模程序
VHDL-SUBWAY.rar_VHDL/FPGA/Verilog_VHDL_
浏览：72
基于QuartusII环境下的地铁自动售票系统
FPGA.rar_VHDL/FPGA/Verilog_VHDL_
浏览：39
AlteraFPGA的选型及开发，FPGA型号命名规则等等
wave_gen_timing.rar_VHDL/FPGA/Verilog_VHDL_
浏览：125
Clock generation in VHDL
clock.zip_VHDL/FPGA/Verilog_Verilog_
浏览：191
基于verilog的FPGA数字时钟，用ISE建的工程
digital_clock.rar_VHDL/FPGA/Verilog_Others_
浏览：99
verilog hdl digital clk
Atomic-Clock.zip_VHDL/FPGA/Verilog_Visual_C++_
浏览：166
Atomic-Clock.zip源码
FPGA电子钟.zip_VHDL/FPGA/Verilog_Verilog_
浏览：108
5星 · 资源好评率100%
FPGA alarm clock verilog
评论
收藏
内容反馈
1.该资源内容由用户上传，如若侵权请联系客服进行举报
2.虚拟产品一经售出概不退款（资源遇到问题，请及时私信上传者）
版权申诉
限时特惠：¥9.90
19.90
资源评论
资源反馈
评论星级较低，若资源使用遇到问题可联系上传者，3个工作日内问题未解决可申请退款~
联系上传者
评论
pudn01
粉丝: 40
资源:
4万+
私信
上传资源 快速赚钱
我的内容管理
展开
我的资源
快来上传第一个资源
我的收益
登录查看自己的收益
我的积分
登录查看自己的积分
我的C币
登录后查看C币余额
我的收藏
我的下载
下载帮助
前往需求广场，查看用户热搜
最新资源
移动开发-微信小程序-汽车交易-商业应用-车源宝-小程序.zip
达梦数据库镜像，上传服务器后，使用 docker load -i 进行镜像导入
mysql官方案例SELECT.zip
openEuler-22.03-LTS-SP3-aarch64-dvd.zip.004
window hugging face cuda环境包
人脸面部表情识别数据集文件.zip
移动开发-城市切换-小程序-界面功能-城市切换.zip
electerm ssh调试工具
基于Java的中州养老管理系统设计源码
人脸识别-基于Pytorch实现SphereFace人脸识别算法-附项目源码-优质项目实战.zip
资源上传下载、课程学习等过程中有任何疑问或建议，欢迎提出宝贵意见哦~我们会及时处理！
点击此处反馈
安全验证
文档复制为VIP权益，开通VIP直接复制
信息提交成功
