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基于verilog的曼彻斯特编码
基于verilog的曼彻斯特编码
曼彻斯特
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2010-11-06
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verilog的曼彻斯特编码并行输入数据，串行以为再编码
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xilinx公司内部用verilog编写的曼彻斯特编码和解码模块
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fpga下，用verilog实现曼彻斯特吗的编写
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曼切斯特编解码 关于编码讲解的很清楚 verilog FPGA 实现
曼彻斯特码编码Verilog程序
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曼彻斯特码编码Verilog程序，原理上行得通，但是用到工程上需要做细微调整。
曼彻斯特编码的verilog实现
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曼彻斯特编码技术用电压的变化表示“0”和“1”。规定在每个码元中间发生跳变。高→ 低的跳变表示“0”，低→ 高的跳变表示为“1”，也就是用“01”表示“0”，用“10”表示“1”。每个码元中间都要发生跳变，接收端可将此变化提取出来作为同步信号，使接收端的时钟与发送设备的时钟保持一致。
曼彻斯特码解码verilog程序
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曼彻斯特码解码verilog程序，原理上行得通，但是用到工程上需要做细微调整。
基于Verilog的伪随机序列的发生及曼彻斯特编码
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本工程为2011年电子设计大赛E题信号发生程序的一部分，实现了伪随机序列的发生及曼彻斯特编码，仿真环境为ISE10.1与ModelSim联合仿真，附有仿真结果图。
fpga实现曼彻斯特编码
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fpga实现曼彻斯特编码，包含源程序和实验报告。
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曼彻斯特编码实现，verilog HDL 做的，我也是从网上下的
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verilog—Manchester 极为简单的曼彻斯特编解码 verilog实现 分为编码和解码两个部分 通过自己测试 同步异步均正常收发
基于verilog的FSK编码实现
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用cpld实现m序列的fsk调制，调制信号的1码对应于频率为f1的正弦波，0码对应于频率为f2的正弦波，最后将两种频率的正弦波拼接后输出。
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基于FPGA的8b10b编解码verilog实现
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本设计是采用EDA技术设计的一种8B /10B 编解码电路,实现了在高速的串行数据传输中的直流平衡。利用verilog HDL 逻辑设计语言，经过modelsim、quartus II的仿真和下载验证，实现其编码和解码的功能。 该编解码电路设计大体上可以由五个模块构成，分别是默认编码模块、差异度计算模块、编码校正模块、并串转换模块、显示模块。 采用Verilog HDL 描述、modelsim 1
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自创性毕业设计论文，有需要参考的朋友拿去 文档记录清晰，格式标准，另外有具体源码，有需要的朋友私信给我索要
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