基于FPGA的8b10b编解码verilog实现

所需积分/C币:40 2019-07-12 21:50:43 3.88MB ZIP
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本设计是采用EDA技术设计的一种8B /10B 编解码电路,实现了在高速的串行数据传输中的直流平衡。利用verilog HDL 逻辑设计语言,经过modelsim、quartus II的仿真和下载验证,实现其编码和解码的功能。 该编解码电路设计大体上可以由五个模块构成,分别是默认编码模块、差异度计算模块、编码校正模块、并串转换模块、显示模块。 采用Verilog HDL 描述、modelsim 10.2a 进行功能仿真、Quartus II 13.1 进行FPGA逻辑综合和适配下载,最后在Alter 公司的Cyclone IV E 的芯片EP4CE6F17C8 上实现并完成测试。 资源包中附有

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like_camel dc报错,同一个always包含了阻塞赋值和非阻塞赋值,大佬方便改一下吗?急用
2020-07-12
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准瘦子 不错的~~~~~~~~~~~
2019-09-27
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谢谢支持
qq_35928890 都是代码 还没能否跑起来
2019-09-21
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这个目录是quartus II的工程文件,直接在quartus II13版本中打开即可使用。
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