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基于FPGA的时钟提取电路的设计.doc
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基于FPGA的时钟提取电路的设计.doc
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目 录
1 设计相关介绍 ........................................................................................................................1
1.1 同步技术介绍................................................................................................................1
1.2 Protel 介绍.....................................................................................................................1
2 总体方案设计 ........................................................................................................................3
2.1 设计内容........................................................................................................................3
2.2 设计方案比较................................................................................................................3
2.3 方案论证........................................................................................................................5
2.4 方案选择........................................................................................................................5
3 单元模块设计 ........................................................................................................................6
3.1 供电电路........................................................................................................................6
3.2 有源晶振电路................................................................................................................7
3.3 JTAG 下载电路.............................................................................................................7
4 特殊器件的介绍 ....................................................................................................................8
4.1 FPGA 器件介绍 ............................................................................................................8
4.2 FLEX10K 器件介绍......................................................................................................8
5 软件实现 ..............................................................................................................................10
5.1 整体设计流程图..........................................................................................................10
5.2 设计程序......................................................................................................................11
5.3 设计仿真图及 RTL 视图 ............................................................................................13
6 系统仿真及调试 ..................................................................................................................15
6.1 仿真..............................................................................................................................15
6.2 调试..............................................................................................................................16
7 最小系统原理 ......................................................................................................................17
总 结 ......................................................................................................................................18
致 谢 ......................................................................................................................................19
参考文献 ..................................................................................................................................20
1
1 设计相关介绍
1.1 同步技术介绍
位同步是最基本的同步。位同步的目的是使每个码元得到最佳的解调和判决,位同
步可以分为外同步法和自同步法两大类。一般而言,自同步法应用较多。外同步法需要
另外专门传输位同步信息。自同步法则是从信号码元中提取其包含的位同步信息。自同
步法又可以分为两种,即开环同步法和闭环同步法。开环法采用对输入码元做某种变换
的方法提取位同步信息。闭环法则用比较本地时钟和输人信号的方法,将本地时钟锁定
在输入信号上。闭环法更为准确,但是也更为复杂。
1.2 Protel 介绍
Protel 是 Altium 公司在 80 年代末推出的 EDA 软件,在电子行业的 CAD 软件中,它
当之无愧地排在众多 EDA 软件的前面,是电子设计者的首选软件,它较早就在国内开始
使用,在国内的普及率也最高,有些高校的电子专业还专门开设了课程来学习它,几乎
所有的电子公司都要用到它,许多大公司在招聘电子设计人才时在其条件栏上常会写着
要求会使用 PROTEL。早期的 PROTEL 主要作为印制板自动布线工具使用,运行在 DOS 环
境,对硬件的要求很低,在无硬盘 286 机的 1M 内存下就能运行,但它的功能也较少,
只有电原理图绘制与印制板设计功能,其印制板自动布线的布通率也低,而现今的
PROTEL 已发展到 Altium Designer Winter 09,是个庞大的 EDA 软件,完全安装有 200
多 M,它工作在 WINDOWSXP 环境下,是个完整的板级全方位电子设计系统,它包含了电
路原理图绘制、模拟电路与数字电路混合信号仿真、多层印制电路板设计(包含印制电
路板自动布线)、可编程逻辑器件设计、图表生成、电子表格生成、支持宏操作等功能,
并具有 Client/Server (客户/服务器)体系结构,同时还兼容一些其它设计软件的文
件格式,如 ORCAD,PSPICE,EXCEL 等,其多层印制线路板的自动布线可实现高密度 PCB
的 100%布通率。
自 2005 年 , Protel 软 件 的 原 厂 商 Altium 公 司 推 出 了 Protel 系 列 的 Altium
Designer 6.0 版本。 Altium Designer 6.0,它是完全一体化电子产品开发系统的一个
新版本,也是业界第一款也是唯一一种完整的板级设计解决方案。Altium Designer 是
业界首例将设计流程、集成化 PCB 设计、可编程器件(如 FPGA)设计和基于处理器设计
的嵌入式软件开发功能整合在一起的产品,一种同时进行 PCB 和 FPGA 设计以及嵌入式
设计的解决方案,具有将设计方案从概念转变为最终成品所需的全部功能。
2
2 总体方案设计
2.1 设计内容
要求设计一个基于 FPGA 的时钟提取电路,用 FPGA 设计一个系统。能够使输入系
统的串行信号,经过该系统后,系统产生的脉冲信号与输入串行信号每个码元位同步,
即产生一个位同步时钟。
2.2 设计方案比较
方案一:采用开环结构的快速位同步电路
本系统由一个跳变沿捕捉模块、一个状态寄存器和一个可控计数器共三部分组成,
其中接收码元输入是输入系统的串行信号,高精度时钟源是频率为串行信号码元速率
2N 倍的高精度时钟信号,同步脉冲输出是系统产生的与输入串行信号每个码元位同步
的脉冲信号,即位同步时钟。其原理框图如图 2-1。
3
图 2-1 开环位同步提取电路框图
方案二:基于超前滞后型锁相环的位同步提取电路
这种电路一般采用添/扣门结构。每输入一个码元后根据鉴相器输出是超前还是滞
后,通过反映回馈回路控制的添/扣门来调整相位,使之逼近接收输入码元的相位。其
原理框图如图 2-2。
图 2-2 数字锁相环法位同步提取原理框图
同 步 脉 冲
输出
状态寄存器
N-2 或 2N 进制计数器 K
跳变沿提取电路
码元输出
接收码元
输入
高精度时钟源
鉴相器
M 分频器
或门
脉冲形成
扣门
添门
窄
脉
冲
形
成
晶
体
振
荡
器
窄
脉
冲
形
成
接
收
码
元
输
入
滞后脉冲
同步脉冲输出
超前脉冲
4
方案三:基于 FPGA 的新型位同步时钟提取电路
该方案实现位同步的基本原理是利用接收输入码元的跳变沿脉冲作为计数器的清
零判断信号,计数器为 N 进制自动增加计数器,当计数至 N 后,清零,计数器 N 值并实
时自动校准,实现了输入信号与计数器输出 CLKOUT 的时钟的同步。其原理框图如图
2-3。
图 2-3 新型位同步提取电路框图
2.3 方案论证
方案一,由于这种结构没有采用闭环的相位调节电路,所以要求在每一个输入码元
跳变沿实现与输出的同步脉冲跳变沿实现与输出的同步脉冲跳变沿相位对齐,通常采用
这种结构的位同步电路能够快速实现同步,而且,这种设计与数字锁相环法相比,优点
主要是可以快速提取位同步脉冲,并进行实时输出,另外,这种电路结构要更节省硬件
资源。但该电路也有也有两大缺点,首先,时钟短脉冲输出并不是占空比为 50%的时钟
脉冲,而是间隔不固定的短脉冲,其次,由于跳变沿提取电路的输出具有对计数器清零
的作用,如果跳变沿出现抖动的话,这种跳变沿会和计数器原先的输出产生冲突,造成
输出时钟信号占空比幅度变化,严重时会出现毛刺,很可能导致设计失败。
方案二,这种形式结构的精度不够高,为了提高精度,这种方案只能采用更短的调
整脉冲,一旦失步,就需要通过反馈回路重新调整。每一个超前和滞后脉冲仅能调整一
步,如果接收码元出现连“0”或是连“1”的情况,锁定时间会很长,使其同步建立时
间和调整精度变得相互制约。尽管有此缺点,但由于这种结构具有失锁后的自我调节性,
因此,码元消失或是码元相位出现抖动时,同步脉冲不会出现较大变化,仍然可以输出
稳定的同步脉冲。
同步脉冲输出(CLKOUT)
跳变沿提取电路
带清零判断
N 进制计数器
高精度时钟源
码元输出
接收码元输入
计数值 C, N 进制
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oligaga
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