uart_tx.zip

preview
共2个文件
v：2个
verilog
uart
需积分: 8 3 下载量 85 浏览量 2020-04-13 23:26:27 上传 评论 收藏 1KB ZIP 举报
白粥行
  • 粉丝: 71
  • 资源: 13
上传资源 快速赚钱
voice
center-task 前往需求广场，查看用户热搜

相关推荐

zip

test_uart_tx.zip

test_uart_tx.zip
zip

uart_tx_byte.zip

传统的串口通信协议只能一个字节一个字节的发送，当遇到需要同时发送多个字节数据时，就不行了，但是这个项目可以根据自己的需要通过串口发送多个字节数据，而不是只能发送一个字节
zip

uart.zip_uart

串口uart文档及原程序，适合初学者学习
zip

UART-master.zip_UART tx testbench_uart_uart verilog

UART通讯接口verilog代码实现，uart_tx子模块和uart_rx子模块，包含详细testbench
zip

STC8H-ADC_UART.zip_STC_adc_uart

用STC8H 20脚单片机，读取ADC值，用串口发送
star 5星 · 资源好评率100%
zip

uart_test.zip_fpga_uart_verilog_串口发送程序

串口 Uart 通信例程，发送程序设计，Uart 发送程序包含 3 个程序, 分别是时钟产生程序 clkdiv.v, 串口发送程序 uarttx.v 和串口发送测试程序。
zip

UART串口通信实验cylone4e FPGA（EP4CE6）Verilog例程quartus11.0工程源码.zip

my_uart_tx my_uart_tx( .clk(clk), //发送数据模块 .rst_n(rst_n), .rx_data(rx_data), .rx_int(rx_int), .rs232_tx(rs232_tx), .clk_bps(clk_bps2), .bps_...
star 5星 · 资源好评率100%
zip

uart-con.zip_uart

This is a vhdl file for implementing UART.
zip

uart.zip_uart assistant

51单片机，串口程序，结合串口调试助手，可以方便调试，C语言代码
zip

uart.v.zip_uart_zip

uart asynchronous module
v

uart_tx.v

uart_tx.v
zip

ps2键盘输入UART串口输出实验FPGA（EP4CE6）Verilog例程quartus11.0工程源码.zip

my_uart_tx my_uart_tx( .clk(clk), .rst_n(rst_n), .clk_bps(clk_bps), .rx_data(ps2_byte), .rx_int(ps2_state), .rs232_tx(rs232_tx), .bps_...
zip

FPGA_uart_代码、工程（rx、tx、译码、协议）.zip

该资源包含FPGA_uart_代码、工程（rx\tx\译码\协议）
zip

FPGA与PC串口自收发通信verilog设计实验Quartus9.1工程源码+设计说明文件.zip

my_uart_tx my_uart_tx( .clk(clk), //发送数据模块 .rst_n(rst_n), .rx_data(rx_data), .rx_int(rx_int), .rs232_tx(rs232_tx), .clk_bps(clk_bps2), .bps_...
star 5星 · 资源好评率100%
zip

uart.zip_qt4 UART_qt4串口_uart keypad_串口通讯

基于linux2.6内核编写的,使用Qt4开发的,串口通讯程序,已经在TX2440A开发板上调通,使用串口2通讯.
zip

FPGA控制RS232串口通信实现verilog设计Quartus9.1工程源码.zip

uart_tx my_uart_tx( .clk(clk), //发送数据模块 .rst_n(rst_n), .rx_data(rx_data), .rx_int(rx_int), .rs232_tx(rs232_tx), .clk_bps(clk_bps2), .bps_...
zip

uart.zip_vb uart

VB 串口通信 包含完整的VB工程包含完整的VB工程包含完整的VB工程包含完整的VB工程包含完整的VB工程
zip

uart.zip_conditionhxe_uart

传输写命令 w空格0000空格0000回车 读命令 r空格0000回车 连读 r空格0000空格00xx(xx代表个数)回车 注：回车是命令结束符，必须要有。 然后点串口监视器的发送按钮
zip

uart.zip_uart verilog

Verilog 编写全双工UART input clk, // 这个模块的主时钟 input rst, // 同步复位信号 input rx, // 串口接收端口 output tx, // 串口发射端口 input transmit, // 发送信号 input [7:0] tx_byte, // 发送的字节
zip

uart.zip_uart 测试_uart测试

这段代码能够让你实现 UART 测试，进而初步的对UART模块有所掌握
zip

uart.zip_S3c2440 uart

用于s3c2440的裸机串口uart1的硬件实验代码程序
zip

FPGA自学笔记设计与验证VERILOG源码quartus13.0工程+testbench文件26个合集.zip

class16_uart_tx class17_uart_rx class7_decoder3_8 class8_bin_counter class9_counter_ip class18_dpram class19_UART_DPRAM class20_rom class21_fifo class22_pll 28_Dig_Volt 29_DDS2 30_Uart2EEPROM 31_uart_
star 5星 · 资源好评率100%
7z

rtl8188eu_sina33m_sc3817在服务器最终验证版本_20170710_1106.7z

device/softwinner/astar-d7/media/bootanimation.zip:system/media/bootanimation.zip # camera config for camera detector #PRODUCT_COPY_FILES += \ # device/softwinner/astar-d7/hawkview/sensor_list_cfg..
star 4星 · 用户满意度95%
zip

基于FIFO的串口发送器+串口自收发通信verilog设计实验Quartus9.1工程源码+设计说明文件.zip

module uartfifo( clk,rst_n, rs232_tx ); input clk; // 25MHz主时钟 input rst_n; //低电平复位信号 output rs232_tx; //RS232发送数据信号 wire[7:0] wrf_din; //数据写入缓存FIFO输入数据...
star 5星 · 资源好评率100%
zip

spi master.zip

// HAL_UART_Receive_DMA(&huart1,rxBuffer,BUFFER_SIZE); /* USER CODE END 2 */ /* Infinite loop */ /* USER CODE BEGIN WHILE */ while (1) { HAL_GPIO_WritePin(GPIOF, GPIO_PIN_6, GPIO_PIN_RESET);
zip

Uart串口读写实验Cyclone10 FPGA实验Verilog源码Quartus17.1工程文件+文档资料.zip

output uart_tx ); parameter CLK_FRE = 50;//Mhz localparam IDLE = 0; localparam SEND = 1; //send HELLO ALINX\r\n localparam WAIT = 2; //wait 1 second and send uart received data reg[7:0] tx_data; reg.