实验四 4 位计数器设计
1.实验目的
学习 quartusii 和 modelsim 的使用方法;
学习原理图和 veriloghdl 混合输入设计方法;
掌握 4 位计数器设计的设计及仿真方法。
2.实验原理
根据下面 FPGA 内部电路,设计 4 位计数器,并在在 kx3c10F+开发板上实现该电路,并作仿
真 。
设计其中的计数器模块 CNT4B 和数码管译码驱动模块 DECL7S 的 verilogHDL 代码,并作出整
个系统仿真。
4 位计数器模块代码
module CNT4B(out, CLK, RST); Please refer to the
LK(CLK),
.RST(RST),
.out(SYNTHESIZED_WIRE_0));
segled b2v_inst1(
.a(SYNTHESIZED_WIRE_0),
.out1(Q));
endmodule
效果图: