第二章 Verilog HDL设计方法概述.pdf
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2022-06-22
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第二章 Verilog HDL 设计方法概述
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第二章 Verilog HDL 设计方法概述
前言
随着电子设计技术的飞速发展，专用集成电路 (ASIC) 和用户现场可编程门阵列（ FPGA ）
的复杂度越来越高。数字通信、工业自动化控制等领域所用的数字电路及系统其复杂程度也越来
越高，特别是需要设计具有实时处理能力的信号处理专用集成电路， 并把整个电子系统综合到一
个芯片上。设计并验证这样复杂的电路及系统已不再是简单的个人劳动， 而需要综合许多专家的
经验和知识才能够完成。由于电路制造工艺技术进步非常迅速，电路设计能力赶不上技术的进步。
在数字逻辑设计领域，迫切需要一种共同的工业标准来统一对数字逻辑电路及系统的描述， 这样
就能把系统设计工作分解为逻辑设计 （前端）和电路实现（后端）两个互相独立而又相关的部分。
由于逻辑设计的相对独立性就可以把专家们设计的各种常用数字逻辑电路和系统部件（如 FFT算
法、DCT 算法部件）建成宏单元（ Megcell) 或软核（ Soft-Core ）库供设计者引用，以减少重复
劳动，提高工作效率。电路的实现则可借助于综合工具和布局布线工具（与具体工艺技术有关）
来自动地完成。
VHDL 和Verilog HDL这两种工业标准的产生顺应了历史的潮流， 因而得到了迅速的发展。
作为跨世纪的中国大学生应该尽早掌握这种新的设计方法， 使我国在复杂数字电路及系统的设计
竞争中逐步缩小与美国等先进的工业发达国家的差距。 为我国下一个世纪的深亚微米百万门级的
复杂数字逻辑电路及系统的设计培养一批技术骨干。
2.1. 硬件描述语言 HDL(Hardware Description Language)
硬件描述语言 (HDL) 是一种用形式化方法来描述数字电路和设计数字逻辑系统的语言。
它可以使数字逻辑电路设计者利用这种语言来描述自己的设计思想，然后利用电子设计自动化
(在下面简称为 EDA) 工具进行仿真，再自动综合到门级电路， 再用ASIC 或FPGA 实现其功能。目前，
这种称之为高层次设计 (High-Level-Design) 的方法已被广泛采用。据统计，在美国硅谷目前约
有90％以上的 ASIC 和FPGA 已采用硬件描述语言方法进行设计。
硬件描述语言的发展至今已有二十多年的历史， 并成功地应用于设计的各个阶段：仿真、
验证、综合等。到 80年代时，已出现了上百种硬件描述语言，它们对设计自动化起到了极大的
促进和推动作用。但是，这些语言一般各自面向特定的设计领域与层次， 而且众多的语言使用户
无所适从，因此急需一种面向设计的多领域、多层次、并得到普遍认同的标准硬件描述语言。进
入80年代后期，硬件描述语言向着标准化的方向发展。最终， VHDL 和Verilog HDL语言适应了这
种趋势的要求，先后成为 IEEE 标准。把硬件描述语言用于自动综合还只有短短的六、七年历史。
最近三四年来，用综合工具把可综合风格的 HDL模块自动转换为电路发展非常迅速，在美国已成
为设计数字电路的主流。本书主要介绍如何来编写可综合风格的 Verilog HDL模块，如何借助于
Verilog 语言对所设计的复杂电路进行全面可靠的测试。
2.2.Verilog HDL 的历史
2.2.1. 什么是 Verilog HDL
Verilog HDL是硬件描述语言的一种，用于数字电子系统设计。它允许设计者用它来进行
各种级别的逻辑设计，可以用它进行数字逻辑系统的仿真验证、时序分析、逻辑综合。它是目前
应用最广泛的一种硬件描述语言。据有关文献报道，目前在美国使用 Verilog HDL进行设计的工
程师大约有 60000 人，全美国有 200多所大学教授用 Verilog 硬件描述语言的设计方法。在我国
台湾地区几乎所有著名大学的电子和计算机工程系都讲授 Verilog 有关的课程。
2.2.2.Verilog HDL 的产生及发展
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