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VHDL复习题讲解.docx
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习 题
应用 VHDL 进行工程设计的优点是多方面的,具体如下:
(5) VHDL 对设计的描述具有相对独立性。
2. 设计者需要了解电路的结构细节,对综合器的性能要求较低。有多种 EDA 工具选
(1)数据对象有三种:变量、常量、信号
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(3)信号赋值,可以设定延时量,需要延时一段时间后才执行;变量赋值立即执行。
存取类型:为给定的数据类型的数据对象提供存取方式。
文件类型:用于提供多值存取类型。
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(1)SLL:逻辑左移,bit 或布尔一维数组
SRL:逻辑右移,bit 或布尔一维数组
SLA:算数左移,bit 或布尔一维数组
SRA:算数右移,bit 或布尔一维数组
ROL:逻辑循环左移,bit 或布尔一维数组
A sll 2 得 "01010100" (逻辑左移,用 '0 填' 补空位)
A srl 3 得"00010010" (逻辑右移,用 '0 填' 补空位)
A sla 3 得"10101111" (算术左移,用最左端位填补空位)
A sra 2 得"11100101" (算术右移,用最右端位填补空位)
A rol 3 得"10101100" (循环左移)
A ror 5 得"10101100" (循环右移)
变量赋值立即更新数据,一般生成组合电路,用的是":="
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