具有相同的端口定义，在 Verilog 中，我们必须在每个
模块中进行相同的定义，这为我们增加了无谓的工作量。
SystemVerilog 提供了一个新的、高层抽象的模块连接，
这个连接被称为接口（Interface）。接口在关键字 interfa
ce 和 endinterface 之间定义，它独立于模块。接口在模块
中就像一个单一的端口一样使用。在最简单的形式下，一个
接口可以认为是一组线网。例如，可以将 PCI 总线的所有信
号绑定在一起组成一个接口。通过使用接口，我们在进行一
个设计的时候可以不需要首先建立各个模块间的互连。随着
设计的深入，各个设计细节也会变得越来越清晰，而接口内
的信号也会很容易地表示出来。当接口发生变化时，这些变
化也会在使用该接口的所有模块中反映出来，而无需更改每
一个模块。下面是一个接口的使用实例：
interface chip_bus; // 定义接口
wire read_request, read_grant;
wire [7:0] address, data;
endinterface: chip_bus
module RAM (chip_bus io, // 使用接口
input clk);
// 可以使用 io.read_request 引用接口中的一个信号
