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SystemVerilog语言简介(DOC26).pdf
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SystemVerilog 语言简介
SystemVerilog 是一种硬件描述和验证语言(HDVL),它基
于 IEEE 1364-2001 Verilog 硬件描述语言(HDL),并对其进行
了扩展,包括扩充了 C 语言数据类型、结构、紧缩和非紧缩数组、
接口、断言等等,这些都使得 SystemVerilog 在一个更高的抽
象层次上提高了设计建模的能力。SystemVerilog 由 Accellera
开发,它要紧定位在芯片的实现和验证流程上,并为系统级的设
计流程提供了壮大的连接能力。下面咱们从几个方面对 SystemV
erilog 所作的增强进行简要的介绍,期望能够通过那个介绍使
大伙儿对 SystemVerilog 有一个归纳性的了解。
1. 接口(Interface)
Verilog 模块之间的连接是通过模块端口进行的。为了给组
成设计的各个模块概念端口,咱们必需对期望的硬件设计有一个
详细的熟悉。不幸的是,在设计的初期,咱们很难把握设计的细
节。而且,一旦模块的端口概念完成后,咱们也很难改变端口的
配置。另外,一个设计中的许多模块往往具有相同的端口概念,
在 Verilog 中,咱们必需在每一个模块中进行相同的概念,这为
咱们增加了无谓的工作量。
SystemVerilog 提供了一个新的、高层抽象的模块连接,那
个连接被称为接口(Interface)。接口在关键字 interface 和 e
ndinterface 之间概念,它独立于模块。接口在模块中就像一个
单一的端口一样利用。在最简单的形式下,一个接口能够以为是
一组线网。例如,能够将 PCI 总线的所有信号绑定在一路组成一
个接口。通过利用接口,咱们在进行一个设计的时候能够不需要
第一成立各个模块间的互连。随着设计的深切,各个设计细节也
会变得愈来愈清楚,而接口内的信号也会很容易地表示出来。当
接口发生转变时,这些转变也会在利用该接口的所有模块中反映
出来,而无需更改每一个模块。下面是一个接口的利用实例:
interface chip_bus; .
endmodule
module top;
reg clk = 0;
chip_bus a; 全局声明和语句
在 Verilog 中,除一个模块能够作为模块实例引用其他模块
外,并非存在一个全局空间。另外,Verilog 许诺任意数量的顶
层模块,因此会产生毫无关联的层次树。
SystemVeriog 增加了一个被称为$root 的隐含的顶级层次。
任安在模块边界之外的声明和语句都存在于$root 空间中。所有
的模块,不管它处于哪个设计层次,都能够引用$root 中声明的
名字。如此,若是某些变量、函数或其它信息被设计中的所有模
块共享,那么咱们就能够够将它们作为全局声明和语句。全局声
明和语句的一个利用实例如下:
reg error _flag; .); .
module test;
chip1 u1 (...)
endmodule
module chip1 (...);
FSM u2 (...);
always @(data)
error_flag = compare(data, expected);
endmodule
module FSM (...);
...
always @(state)
error_flag = compare(state, expected);
endmodule
3. 时刻单位和精度
在 Verilog 中,表示时刻的值利用一个数来表示,而不带有
任何时刻单位。例如:
forever #5 clock = ~clock;
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