LPDDR4x的学习总结（2）-SDRAMarray结构浅识资源-CSDN文库

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LPDDR4x 的学习总结（2） - SDRAM array 结构浅识

本节重点介绍 DRAM 的基本 array 存储结构。

1966 年，罗伯特·登纳德在 IBM 发明了 DRAM，它的工作原理与其他类型

的内存大不相同。DRAM 中的基本存储单元由两个元件组成:晶体管和电容器。

➢ MOSFET(场效应管）是作为切换（选择）开关

➢ 电容存储数据/传输设备的 bit 位信息

Cell 的电容上的电荷水平决定了该特定位是逻辑上的“1”还是“0”-电容

中电荷的存在表示逻辑上的“1”，电荷的缺失表示逻辑上的“0”。

当需要在存储器中放入比特时，晶体管用来对电容器进行充放电。充电电容

代表逻辑高电平，即“1”，而放电电容代表逻辑低电平，即“0”。充电/放电

通过字行和位行完成，如图 1 所示。因为漏电流的存在，DRAM 单元必须 refresh

（自刷新），而且功耗要比 SRAM 大。

早期的 DRAM 的基本结构是 3T1C(3transistor,1capacitor)。使用 3 个晶

体管作为开关：优点是读操作不会破坏 cell 的信息。当读取 cell 电容的位信息

时，不会影响电容的电荷，从而读后不需要对 cell 进行 precharge。但 1T1C

比 3T1C 结构面积节省很多，现代 DRAM 还是常用 1T1C.

1. 读写操作的方式：2 种 line

每个 DRAM cell 都要有字线(WL)和位线(BL),连接如图 1 所示，以便矩阵中

所需的 cell 单元可以读取或写入数据。

为了提高读写能力和速度，可以将整个 DRAM 拆分为子阵列。多个子阵列

的存在缩短了 WL 和 BL，减少了访问单个 Cell 的时间。例如一个 256M

DRAM, 可以被分割成 16 个较小的 16M 阵列 Array。

WL(world line) 控制选通(MOSFET 的门极），而 BL(bit line)连接 MOSFET

的漏极，并最终连接到感测放大器(sense amplifiers)。

从逻辑上简单理解：WL 是选通该行; BL 是把该列的 bit 存储成“1”或者

“0 ”的数据。

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