基于FPGA 的10M100M 以太网控制器的设计

介绍了一种10M/ 100M 以太网控制器的实现方法,该控制器以FIFO 作为帧缓存,通 过程序设计实现10M/ 100M 自适应,设计中采用WS 接口,提高了设计的灵活行,可以实现与其他 SOC 的互连[1 ] ,该设计采用VerilogHDL 硬件描述语言编程,基于ISE 开发环境,在Xilinx 公司的 Spartan2 Ⅲ系列FPGA XC3S1000242FT256C 上实现。