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基于FPGA的FSK调制解调通信系统,verilog编程开发,vivado2019.2平台运行-源码 (169个子文件)
tb.vcd.zip 2.29MB
tb_behav.zip 1.58MB
hw_tbv_behav.zip 81KB
xsimk.zip 48KB
xsimk.zip 37KB
xsim_0.win64.zip 28KB
xsim_0.win64.zip 20KB
xsim.mem.zip 11KB
xsim.mem.zip 9KB
sin_lut_table.zip 9KB
xsim.dbg.zip 8KB
@f@f@t16.zip 8KB
xsim.reloc.zip 7KB
hw_tbv.zip 6KB
xsim.dbg.zip 6KB
xsim.reloc.zip 4KB
@f@f@t8.zip 4KB
@wave_@r@o@m128.zip 3KB
hw_dut.zip 3KB
ISEWrap.js.zip 3KB
ISEWrap.js.zip 3KB
@w@r@o@m128.zip 3KB
sin_lut_table.zip 3KB
sine.zip 2KB
sine.zip 2KB
@f@f@t128.zip 2KB
@f@f@t128_tb.zip 2KB
project_11.zip 2KB
xsim_1.win64.zip 2KB
@r@o@t@a@t@o@r128.zip 2KB
xfilter.zip 2KB
@m@p@u@c924_383.zip 2KB
xsim_1.win64.zip 2KB
xsim_1.c.zip 2KB
yfilter.zip 2KB
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xsim.xdbg.zip 2KB
@m@p@u@c541.zip 2KB
xsim.xdbg.zip 2KB
xsim_1.c.zip 2KB
@m@p@u@c1307.zip 2KB
@c@n@o@r@m_1.zip 2KB
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@m@p@u@c707.zip 2KB
@c@n@o@r@m_2.zip 2KB
@b@u@f@r@a@m128@c_1.zip 1KB
@r@a@m2x128@c.zip 1KB
gen_run.zip 1KB
@b@u@f@r@a@m128@c_2.zip 1KB
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synchronizer.zip 1KB
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synchronizer_impl.zip 1KB
isedgehorizontal.zip 1KB
@f@s@k_modulator.zip 1KB
vivado.pb.zip 1KB
tb.zip 1KB
usage_statistics_ext_xsim.html.zip 1KB
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my_dds.zip 1KB
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usage_statistics_ext_xsim.xml.zip 998B
serializer.zip 994B
usage_statistics_ext_xsim.xml.zip 990B
@f@s@k_@d@emodulator.zip 990B
xsim_webtalk.zip 973B
xelab.zip 967B
synchronizer.zip 944B
gui_handlers.zip 900B
queue.zip 889B
ISEWrap.sh.zip 870B
ISEWrap.sh.zip 870B
sinus_gen.zip 796B
rundef.zip 781B
gen_run.zip 768B
runme.sh.zip 762B
webtalk_521536.backup.log.zip 760B
webtalk_679064.backup.log.zip 757B
webtalk_703544.backup.log.zip 757B
rundef.zip 737B
synthesis.zip 731B
runme.sh.zip 730B
elaborate.log.zip 708B
glbl.zip 688B
project.zip 648B
edge_det.zip 630B
elaborate.bat.zip 624B
webtalk_1085572.backup.log.zip 608B
webtalk_509864.backup.log.zip 608B
FSK_modulator.zip 587B
webtalk.log.zip 576B
tb.zip 574B
xsim.rlx.zip 570B
xsim.rlx.zip 564B
simulate.bat.zip 557B
共 169 条
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资源评论
- 2301_774735202024-03-17简直是宝藏资源,实用价值很高,支持!
mYlEaVeiSmVp
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