vivadofirIP核的使用_firip核vivado资源-CSDN文库

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FIR Compiler v7.2

LogiCORE IP Product Guide

Vivado Design Suite

PG149 November 18, 2015

FIR Compiler v7.2 www.xilinx.com 2

PG149 November 18, 2015

Table of Contents

IP Facts

Chapter 1: Overview

Feature Summary. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

Licensing and Ordering Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

Chapter 2: Product Specification

Performance. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

Resource Utilization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

Port Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

Chapter 3: Designing with the Core

Clocking. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

AXI4-Stream Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

Core Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

Input and Output Sample Rate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

Resource Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

Chapter 4: Design Flow Steps

Customizing and Generating the Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

System Generator for DSP. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

Constraining the Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

Simulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

Synthesis and Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

Chapter 5: C Model

Unpacking and Model Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

Installation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

C Model Interface. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

MATLAB Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

Dependent Libraries . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

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FIR Compiler v7.2 www.xilinx.com 4

PG149 November 18, 2015 Product Specification

Introduction

The Xilinx® LogiCORE™ IP FIR Compiler core

provides a common interface to generate

highly parameterizable, area-efficient

high-performance FIR filters.

Features

• AXI4-Stream-compliant interfaces

• High-performance finite impulse response

(FIR), polyphase decimator, polyphase

interpolator, half-band, half-band

decimator and half-band interpolator,

Hilbert transform and interpolated filter

implementations

• Support for up to 256 sets of coefficients,

with 2 to 2048 coefficients per set

• Input data up to 49-bit precision

• Filter coefficients up to 49-bit precision

• Support for up to 1024 interleaved data

channels

• Support for advanced interleaved data

channel sequences

• Support for multiple parallel data channels

with shared control logic

• Interpolation and decimation factors of up

to 64 generally and up to 1024 for single

channel filters

• Support for sample frequency greater than

clock frequency

• Online coefficient reload capability

• User-selectable output rounding

• Efficient multi-column structures for all

filter implementations and optimizations

IP Facts

LogiCORE IP Facts Table

Core Specifics

Supported

Device Family

(1)

UltraScale+™ Families

UltraScale™ Architecture

Zynq-7000 All Programmable SoC

7 Series

Supported User

Interfaces

AXI4-Stream

Resources Performance and Resource Utilization web page

Provided with Core

Design Files Encrypted RTL

Example Design Not Provided

Tes t Be nch VHDL

Constraints File Not Provided

Simulation

Model

Encrypted VHDL

Supported

S/W Driver

N/A

Tested Design Flows

(2)

Design Entry

Vivado® Design Suite

System Generator for DSP

Simulation

For supported simulators, see the

ilinx Design Tools: Release Notes Guide.

Synthesis Vivado Synthesis

Support

Provided by Xilinx at the at the Xilinx Support web page

Notes:

1. For a complete listing of supported devices, see the Vivado IP

catalog.

2. For the supported versions of the tools, see the

ilinx Design Tools: Release Notes Guide.

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评论收藏

内容反馈

AshleyK

2023-07-26

文件结构清晰，每个步骤都有明确的解释和演示代码，使得读者能够轻松跟随并实践。
林祈墨

2023-07-26

文中给出了一些实用的例子和问题解答，能够帮助读者更好地理解和应用fir IP核。
Xhinking

2023-07-26

这篇文件虽然简短，但提供了足够的信息和资源，是一个值得推荐的参考文献。
基鑫阁

2023-07-26

这篇文件对于初学者而言非常友好，清晰地介绍了vivado fir IP核的使用方法。
ask_ai_app

2023-07-26

文件中详细说明了fir滤波器的原理和实现步骤，对于需要使用该功能的人来说，是一个不错的指导。

F_laver

粉丝: 11
资源: 20

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