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基于verilog的数字秒表的设计实现.doc
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2021-10-11
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基于verilog的数字秒表的设计实现.doc
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《HDL 语言应用与设计》
实验报告
基于 Verilog HDL 数字秒表的设计
班级: 信科
13-01
班
:谊坤
学号: 08133367
教师: 王冠军
1 / 13
基于 Verilog HDL 数字秒表的设计
一、 秒表功能
1. 计时围:00:00:00—59:59:99
2. 显示工作方式:八位数码管显示
3.具有暂停和清零的功能
二、实验原理
1.实验设计原理
〔1〕秒表的逻辑结构较简单,它主要由十进制计数器、六进制计
数器、分频器、数据选择器、和显示译码器等组成。在整个秒表中
最关键的是如何获得一个准确的 100HZ 计时脉冲,除此之外,整
个秒表还需有一个启动信号和一个清零信号,以便秒表能随意停止、
启动以与清零复位。
〔2〕秒表有共有 8 个输出显示,其中 6 个显示输出数据,分别为
百分之一秒、十分之一秒、秒、十秒、分、十分,所以共有 6 个计
数器与之相对应;另外两个为间隔符,显示‘-’。8 个计数器的输出
全都为 BCD 码输出,这样便与同显示译码器连接。
〔3〕可定义一个 24 位二进制的存放器 hour 用于存放 8 个计数器
的输出,存放器从高位到低位每连续 4 位为一组,分别存放百分之
一秒、十分之一秒、间隔符、秒、十秒、间隔符、分、十分。由频
率信号输出端输出频率为 100HZ 的时钟信号,输入到百分之一秒
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模块的时钟端 clk,百分之一秒模块为 100 进制的计数器,当计数
到“1001〞时,百分之一秒模块清零,同时十分之一秒模块加 1;
十分之一秒模块也为 100 进制的计数器,当计数到“1001〞时,十
分之一秒模块清零,同时秒模块加 1;以此类推。直到分模块计数
到 59 进 59。
秒表计数单位与对应输出信号
hour[3:0]
百分之一秒
hour[7:4]
十分之一秒
hour[11:8]
秒
Hour[15:12]
十秒
Hour[19:16]
分
hour[23:20]
十分
〔4〕为了消除按键消抖问题,定义存放器 key-inner 来存储按
键 key 的输入信号,key-#ag 作为启动/暂停的转换标志,key-
inner[0]出现一个下降沿时,key-#ag 取反一次,当 key-#ag 为 0
时 计 数 器 启 动 , 1 时 计 数 器 暂 停 , 当 key-#ag 为 1 同 时 key-
inner[1]为 9 时,计数器清零。
〔5〕定义 18 位存放器 count 用于存放分频和扫描用的计数值。
50MHZ 的时钟信号 500000 分频,得到 100HZ 的时钟信号,而
计数器以 50MHZ 的时钟信号 2
18
分频扫描 8 个七段译码器。
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- weixin_513598572022-05-20用户下载后在一定时间内未进行评价,系统默认好评。
huayuya123
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