锁相环需要注意的问题及解决办法_锁相环失锁的解决措施资源-CSDN文库

5星 · 超过95%的资源需积分: 48 123 浏览量 2013-02-21 10:08:13 上传评论 2 收藏 1.36MB PDF 举报

锁相环（Phase-Locked Loop，简称PLL）是一种常用的频率合成技术，它广泛应用于各种电子系统中，用于生成精确的频率信号，执行时钟恢复和频率合成等功能。锁相环系统通过反馈控制机制将输出频率锁定到输入参考频率的相位和频率。然而，在设计和应用锁相环时，可能会遇到一系列问题，需要特别注意并采取相应的解决办法。 1. 相位噪声：相位噪声是锁相环系统中一个重要的性能指标，它影响着输出信号的纯净度。减少相位噪声的措施包括使用低噪声的电压控制振荡器（VCO）、优化环路滤波器参数以及减少参考源的噪声等。 2. 参考杂散：参考杂散是由于参考频率在输出频谱中产生的杂散成分，对性能有负面影响。减少参考杂散的方法包括选用低杂散的参考源和优化环路滤波器设计。 3. 锁定时间：锁定时间是指锁相环从启动到输出稳定频率所需的时间。它取决于环路带宽和鉴相器的比较频率等因素。可以通过优化环路参数来减小锁定时间。 4. PLL芯片接口问题：在使用多片PLL芯片时，需要关注其控制时序、电平要求以及串行控制线是否可以复用等问题。正确设计接口对于确保芯片正常工作至关重要。 5. 环路滤波器设计：环路滤波器是锁相环的重要组成部分，它负责对误差信号进行滤波处理。环路滤波器的设计参数如截止频率、类型（有源或无源）直接影响PLL的性能。 6. VCO设计要求：VCO（压控振荡器）是PLL的关键组成部分，其性能直接影响输出频率的稳定性和相位噪声水平。设计VCO输出功率分配器时，需要考虑阻抗匹配和信号隔离等因素。 7. 电荷泵极性设置：电荷泵的极性设置需要根据系统的具体要求来确定，不同的极性设置会影响到锁相环的锁定和稳定性。 8. 锁定指示电路设计：锁定指示电路用于指示锁相环是否已经锁定到预期频率。正确设计锁定指示电路可以方便地监测PLL的工作状态。 9. 射频输入信号要求：射频输入信号的质量直接影响锁相环的性能。确保射频输入信号具有足够的幅度和低噪声特性对于实现高质量的频率合成是必要的。 10. 电源要求：电源的稳定性和噪声水平对锁相环的性能有直接影响。在设计时应确保为锁相环提供干净且稳定的电源。 11. 高低温试验：在极端温度条件下，锁相环可能会出现性能下降甚至失锁的情况。选择适应性强的PLL芯片或者采取相应的温度补偿措施是必要的。 12. 鉴相频率限制：在非跳频应用中，鉴相频率的高低限制了PLL性能。通常需要在噪声和杂散性能之间进行权衡。 13. 1/f噪声：1/f噪声是锁相环性能的一个指标，特别是在低频区域，它会影响系统的噪声性能。了解1/f噪声特性有助于改善系统设计。 14. 功耗优化：在需要省电的场合，了解如何控制RF输出级的使能或非使能，以及它们对功耗的影响，是十分重要的。 15. 频率输出范围：不同型号的PLL芯片有不同的频率输出范围。了解如何根据需求选取合适的芯片以及如何设定其频率输出范围是设计过程中的关键步骤。 16. 杂散分布规律：在使用小数分频的PLL时，整数边界杂散是需要特别关注的问题。了解杂散的分布规律并采取相应的避免措施，可以提高系统的性能。 17. 分频比选择：分频比的大小直接关系到系统的频率分辨率。在设计时需要根据具体的系统要求来合理选择分频比。 18. ADIsimPLL仿真工具：ADI公司提供的ADIsimPLL仿真工具可以帮助设计师在实际制作之前，对锁相环进行仿真分析，预测系统性能。以上是锁相环设计和应用中需要注意的一些关键问题和解决办法，涉及到的技术指标和系统设计的方方面面。在实际工作中，需要综合考虑这些因素，通过精确计算和精细设计，以确保锁相环系统能够正常工作并达到预期性能。

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锁相环常见问题解答

编写人

CAST (Y/D)

版本号

V1.3_Draft

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本报告为 Analog Devices Inc. (ADI) 中国技术支持中心专用，ADI 可以随时修改本

报告而不用通知任何使用本报告的人员。

如有任何问题请与 china.support@analog.com 联系。

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1 ADI 公司锁相环产品概述 ........................................................................................................................3

2 PLL 主要技术指标....................................................................................................................................6

2.1 相位噪声....................................................................................................................................6

2.2 参考杂散....................................................................................................................................7

2.3 锁定时间....................................................................................................................................9

3 应用中常见问题......................................................................................................................................10

3.1 PLL 芯片接口相关问题 ..........................................................................................................10

3.1.1 参考晶振有哪些要求？我该如何选择参考源？...........................................................10

3.1.2 请详细解释一下控制时序，电平及要求。...................................................................11

3.1.3 控制多片 PLL 芯片时，串行控制线是否可以复用 .....................................................12

3.1.4 请简要介绍一下环路滤波器参数的设置 ......................................................................12

3.1.5 环路滤波器采用有源滤波器还是无源滤波器？...........................................................13

3.1.6 PLL 对于 VCO 有什么要求？以及如何设计 VCO 输出功率分配器？......................13

3.1.7 如何设置电荷泵的极性？ ..............................................................................................14

3.1.8 锁定指示电路如何设计？ ..............................................................................................14

3.1.9 PLL 对射频输入信号有什么要求？ ..............................................................................16

3.1.10 PLL 芯片对电源的要求有哪些？ ..................................................................................16

3.1.11 内部集成了 VCO 的 ADF4360-x，其 VCO 中心频率如何设定？..............................16

3.2 PLL 芯片性能相关问题 ..........................................................................................................18

3.2.1 锁相环输出的谐波 ..........................................................................................................18

3.2.2 锁相环系统的相位噪声来源有哪些？减小相位噪声的措施有哪些？.......................18

3.2.3 为何我测出的相位噪声性能低于 ADIsimPLL 仿真预期值?.......................................19

3.2.4 锁相环锁定时间取决于哪些因素？如何加速锁定？...................................................20

3.2.5 为何我的锁相环在做高低温试验的时候，出现频率失锁？.......................................21

3.2.6 非跳频（单频）应用中，最高的鉴相频率有什么限制？...........................................21

3.2.7 频繁地开关锁相环芯片的电源会对锁相环有何影响？...............................................21

3.2.8 在使用 ADIsimPLL 过程中发现有的芯片有 1/f 噪声指标，而有的没有，请问 1/f 噪

声指什么？......................................................................................................................................21

3.2.9 在使用 ADF4150HV 时，RF 输出级可以通过硬件或软件进行使能或非使能选择。为

了实现省电模式，想了解一下，当输出级被非使能时，电流消耗是否为 0A？此外，当 RF 输

出级非使能时，RF 输出分频部分是否也同时被非使能了？.....................................................22

3.2.10 使用 ADF4350 做宽频本振，输出不同频点测量功率不同，是否正常？.................22

3.2.11 在小数 N 分频频率合成器中，什么是整数边界杂散？如何避免？..........................22

3.2.12 使用不同源输入时，相噪基本相同，但是输出相噪差别很大，请问这是为什么？.22

3.2.13 使用 ADF4107 做本振，参考输入分别为 10MHz 正弦波和方波，发现使用方波时，

本振输出信噪比要比正弦波时好 10dB 左右，请问是怎么回事？............................................24

3.3 PLL 的调试步骤 ......................................................................................................................25

3.3.1 使用 ADF7012 单片收发芯片，通过其中 PLL 模块，输入 11.0592MHz，想要得到输

出 162.2016MHz，但是正常配置并设计环路滤波器后没有输出？ ..........................................26

3.3.2 使用 ADF4350，硬件按照评估板电路搭建，软件参照参考代码及使用评估板软件生

成控制字，仍不能锁定，请问是为什么？ ..................................................................................26

3.3.3 使用 ADF4158 进行锯齿波扫频工作，但输出只有点频，并不扫频，请问可能是什

么原因？..........................................................................................................................................28

3.4 为您的设计选择合适的 PLL 芯片 .........................................................................................30

3.4.1 评价 PLL 频率合成器噪声性能的依据是什么？ .........................................................30

3.4.2 小数分频的锁相环杂散的分布规律是什么？...............................................................30

3.4.3 到底用小数分频好还是整数分频好？ ..........................................................................30

3.4.4 ADI 提供的锁相环仿真工具 ADIsimPLL 支持哪些芯片，有什么优点？.................31

3.4.5 使用 ADF4350，但是数据手册中描述温度变化有可能导致失锁。请问我的设计要应

用在温度变化比较大的环境下，是否适用？ ..............................................................................32

3.4.6 ADF4360-7 频率输出范围为 300-1800MHz ，请问 1500-1800MHz 频率范围，

ADF4360-7 该如何使用，L 值该如何选取？...............................................................................32

3.5 PLL 的几个特殊应用 ..............................................................................................................34

3.5.1 分频 – 获得高精度时钟参考源 ....................................................................................34

3.5.2 PLL，VCO 闭环调制，短程无线发射芯片..................................................................34

3.5.3 PLL，VCO 开环调制......................................................................................................34

3.5.4 解调 ..................................................................................................................................35

3.5.5 时钟净化----时钟抖动（jitter）更小..............................................................................35

3.5.6 时钟恢复（Clock Recovery）.........................................................................................35

4 参考资料..................................................................................................................................................36

ADI 公司已经发布产品

型号

输出频率

(Min)

输出频率

(Max)

参考输

入频率

(Max)

(MHz)

射频输入频率

(Max)

射频预分频器模值

供电电

流

(mA)

供电电压

AD809 10 MHz

155.52

MHz

19.44 9.72 MHz 17 4.5 to 5.5 V

ADF4001 104 200 MHz 4.5 2.7 to 5.5 V

ADF4002 300 400 MHz 5 2.7 to 3.3 V

ADF4002-EP

300 400 MHz 5 2.7 to 3.3 V

ADF4007 10 MHz 120 MHz 240 7.5 GHz 16/17, 32/33, 64/65, 8/9 13 2.7 to 3.3 V

ADF4106 300 6 GHz 16/17, 32/33, 64/65, 8/9 13 2.7 to 3.3 V, 3 V

ADF4107 10 MHz 300 MHz 250 7 GHz 16/17, 32/33, 64/65, 8/9 13 2.7 to 3.3 V, 3 V

ADF4108 10 MHz 325 MHz 250 8 GHz 16/17, 32/33, 4/5, 64/65, 8/9

15 3.2 to 3.6 V

ADF4110 10 MHz 200 MHz 104 550 MHz 16/17, 32/33, 64/65, 8/9 4.5 5 V

ADF4111 10 MHz 200 MHz 104 1.2 GHz 16/17, 32/33, 64/65, 8/9 4.5 5 V

ADF4112 10 MHz 200 MHz 104 3 GHz 16/17, 32/33, 64/65, 8/9 6.5 5 V

ADF4113 10 MHz 200 MHz 104 4 GHz 16/17, 32/33, 64/65, 8/9 11 2.7 to 5.5 V

ADF4113HV

10 MHz 200 MHz 150 4 GHz 16/17, 32/33, 64/65, 8/9 16.5 2.7 to 5.5 V

ADF4116 100 550 MHz 8/9 4.5 2.7 to 5.5 V

ADF4117 100 1.2 GHz 32/33 4.5 2.7 to 5.5 V

ADF4118 100 3 GHz 32/33 6.5 2.7 to 5.5 V

ADF4150 250 4.4 GHz 1, 16, 2, 4, 8 40 3.0 to 3.6 V

ADF4150HV

250 4.4 GHz 1, 16, 2, 4, 8 40 3.0 to 3.6 V

ADF4153 250 4 GHz 4/5, 8/9 12 2.7 to 3.3 V

ADF4154 250 4 GHz 4/5, 8/9 12 2.7 to 3.3 V

ADF4156 250 6 GHz 4/5, 8/9 26 2.7 to 3.3 V

ADF4157 300 6 GHz 23 2.7 to 3.3 V

ADF4158 260 6.1 GHz 25 2.7 to 3.3 V

ADF4193 300 3.5 GHz 4/5, 8/9 68 2.7 to 3.3 V

ADF4206 40 550 MHz 32/33, 64/65 9.5 5 V

ADF4207 40 1.1 GHz 32/33, 64/65 16.5 5 V

ADF4208 40 2 GHz 32/33, 64/65 14 5 V

ADF4210 115 1.2 GHz 16/17, 32/33, 64/65, 8/9 11.5 5 V

ADF4211 115 2 GHz 16/17, 32/33, 8/9 15 5 V

ADF4212 115 2.7 GHz 16/17, 32/33, 64/65, 8/9 11.5 5 V

ADF4212L 115 2.4 GHz 16/17, 32/33, 64/65, 8/9 12 2.7 to 5.5 V

ADF4213 115 3 GHz 16/17, 32/33, 8/9 20 5 V

ADF4216 40 1.2 GHz 32/33, 64/65 18 5 V

ADF4217 40 2 GHz 32/33, 64/65 21 5 V

ADF4217L 110 3 GHz 32/33, 64/65 7 5 V

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内容反馈

qq447253152

2014-06-11

硬件PLL需要注意的问题，还不错。虽然不是我想要的
lf243680899

2014-02-28

我感觉资源很不错，值得下载

sky-wrod

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