数字电路时序分析
移动事业部 张京
1 数字电路时序分析
前面介绍了对器件之间的互连系统进行建模所需要的知识,包括对信号完整性的详细
分析并估算了由于非理想因素引起的时序变化。但是要正确设计一个数字系统还需要使系
统中器件之间可以互相通信,涉及到的内容主要是设计正确的时序,保证器件的时钟/锁存
信号与数据信号之间保证正确的时序关系,满足接收端要求的最小建立和保持时间,使得
数据可以被正确的锁存。
在 本 章 中 将 会 介 绍 共 用 时 钟 总 线 ( common-clock ) 和 源 同 步 总 线 ( source
synchronous)的基本的时序方程。设计者可以利用时序方程来跟踪分析影响系统性能的有
时序要求的器件,设置设计目标,计算最大的总线频率和时序裕量。
1.1. 共用时钟定时(common-clock timing)
在共用时钟总线中,总线上的驱动端和接收端共享同一个时钟。图 8.1 为一个共用时
钟总线的例子,是处理器与外围芯片之间的总线接口,由处理器向外围芯片发送数据。图
中还示出了位于每一个输入输出单元(I/O cell)的内部锁存器。完成一次数据传输需要两
个时钟脉冲,一个用于将数据锁存到驱动端触发器,另一个用于将数据锁存到接收端触发
器。整个数据传输过程分为以下几个步骤:
a. 处理器内核产生驱动端触发器的有效输入 D
p
。
b. 系统时钟(clk in)的边沿 1 由时钟缓冲器输出并沿着传输线传播到处理器用于将驱动
端触发器的输入(D
p
)锁存到输出(Q
p
)。
c. 信号 Q
p
沿着传输线传播到接收端触发器的输入(D
c
),并由第二个时钟边沿锁存。这
样有效数据就在外围信号的内核产生了。
基于前面对数据传输过程的分析,可以得到一些基本的结论。首先,电路和传输线的
延时必须小于时钟周期,这是因为信号每次从一个器件传播到另一个器件需要两个时钟周