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VHDL

期末考试

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考试题型：

1 选择题 10 分

2 填空题 15 分

3 程序阅读 25 分（程序改错、分析波形、程序填空各一题）

4 编写程序 50 分（四道大题）（组合逻辑电路、时序电路、状态机、结构化设计）

语法知识---选择、填空、程序改错、程序填空—40%

VHDL 语言程序的基本结构、命名规则及数据对象、基本数据类型、VHDL 的运算操作符

并发描述语句、顺序描述语句

一、填空：

2-1、VHDL 语言的客体有信号、变量、常量。

2-3、常用的端口定义模式有 IN 、 OUT 、BUFFER、INOUT

四种。

2-4、VHDL 设计的最基本模块是：设计实体。

2-1、VHDL 的数据对象包括：信号，变量，常量，文件四类。

2-9 、用 VHDL 设计某系统时，用到一种可枚举类型的数据，它的可能取值为：

red，yellow，blue，orange，green。用 color 来表示这种数据类型，试写出这种数据类型的定义：Type

color is ( red, yellow, blue, orange, green);

2-10 EDA--电子设计自动化（ Electronic Design Automation ）

2-11 CPLD--复杂可编程逻辑器件（ Complex Progammable Logic Device ）

2-12 FPGA---现场可编程门阵列 (Field Programmable Gata Array)

3-1、完整 VHDL 语言程序包含实体、构造体、配置、包集合、库五部分。

3-2、VHDL 语言设计的基本单元是设计实体；其由实体说明和构造体说明两部分组成。

3-5、 VHDL 语言构造体的子结构描述有

block

语句结构

、

process

语句结构

、子程序结构三种。

3-8、VHDL 允许用三种描述方式来设计，即行为描述、结构描述和数据流描述，或者是这些方式的任

意组合。其中，肯定能够综合的是结构描述和数据流描述，可能能够综合的是行为描述。

3-27、一个完整的 VHDL 语言程序通常包含实体、构造体、配置、包集合和库 5 个部分。它们的作用

分别为：实体用于描述所设计的系统的外部接口信号；

构造体用于描述系统内部的结构和行为功能；

包集合存放格设计模块都能共享的数据类型，常数和子程序等；

配置用于从库中选取所需要单元来组成系统设计的不同版本；

库存放已经编译的实体，构造体，包集合和配置；

3-12、在用 VHDL 语言进行设计时，一个基本设计单元，不管是简单的数字电路还是复杂的数字电路，

其基本构成是一致的。它们都是由实体说明和构造体两部分构成。

3-7、在用 VHDL 语言进行设计时，共有五种库，即： ieee 库和 std 库、面向 ASIC 库、

work

库、用户自定义库。其中， std 库中 standard 包是总可见的，用户编译好的文件是

放在 work 库中。

4-1、PROCESS 语句有三个敏感信号，他们顺序改变一次，则 PROCESS 语句执行 3 次。

4-1、时钟上升沿的描述方式有 clk 'event a nd clk=’ 1 ’ 、

clk 'event a nd last_value=’0’ and clk=’ 1 ’ 。

4-2、VHDL 描述语句按执行顺序可分为顺序描述语句、并发描述语句；

他们的关系是顺序描述语句只能包含于并发描述语句中，反之不能。

4-3、在 LOOP 语句有两种形式，它们是 for----loop 和 while----loop 。

4-5、变量可以在进程、过程和函数中定义。

4-7、循环控制语句有 NEXT

和 EXIT 两条语句；在 LOOP 语句中若想跳出本次循环应

使用 NEXT 语句；若想结束整个循环体应使用 EXIT 语句。

二、判断题：

1、判断对错，在正确的描述前画勾，错误的画叉

2-(1)一个八位总线可以用标准类型 byte 表示。 (×)

2-(2)连接系统与外界的信号叫做端口。（√）

2-(3)总线定义中位的顺序明确的指定了总线宽度。（√）

2-(5)在一个矢量中，位的顺序是不重要的。 (×)

2-(6)内部信号的定义包括信号名、模式和类型。 (×)

2-(7)信号可被定义为信息的载体。（√）

2-(9)总线和矢量是同一概念的不同名称。（√）

2-(10)矢量中左边的位的序号一定比右边的小。(×)

2-(11)每个端口都必须指定其模式。（√）

2-(12)元件例化语句中的端口映射方式必须按照端口定义顺序。(×)

2-(25) “＋”“－”运算符只能用于整型数的运算。(×)

2-(66)、判断下面的说法是否正确：

（a） VHDL 语言中字母在任何情况下都不区分大小写。 (×)

（b）信号具有延迟、事件等特性，而变量没有。 (√)

（c）信号在进程中作为局部数据存储单元。(×)

2- (65)信号代入语句只能用于 PROCESS 语句。 (×)

2-(33)变量、信号、常量称之为 VHDL 语言的三个客体（对象）。（√）

2-(34)信号和常数只能在构造体的定义语句区定义。(×)

2-(40)端口说明中的端口方向 OUT、BUFFER 和 INOUT 都可以被写。（×）

2-(42)数据类型 BIT、BIT_VECTOR 是对 STD_LOGIC、STD_LOGIC_VECTOR 的补充。（×）

2-(43)一个构造体中多条并发描述语句的通信由构造体内定义的变量来完成。(×)

2-(49)如果一条语句中包含多个优先级相同的运算符，VHDL 语言遵循从左往由的运算规则。(×)

2-(50)如果在一个表达式中由多个相同的逻辑运算符组成，只有 AND 、OR、XOR 运算符不用加括

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