FPGA 的出租车计费器的源代码
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2013-05-05
10:46:55
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附录
设计源代码:
1. 计数器的分频模块 Verilog HDL 源代码（div.v）：
module div(clk_50M,clk,reset);// 端口的定义
input clk_50M,reset;// 总的时钟是 50M
output clk;//分频后输出的时钟
reg clk;
reg [31:0] count;//32 位的计数器
always@ (posedge clk_50M or negedge reset)//异步复位
begin
if(!reset)
begin
clk<='d0;
count=32'd0;
end
else if(count==32'd25_000000)//判断计时器记到了 25000000 吗？
begin
count<=32'd0;//计到 25_000000 计数器清零
clk<=~clk;//输出的时钟取反
end//end begin
else count<=count+1'd1;// 没计到 25000000 计数器加一
end//end always
endmodule // 结束分频模块
2.数码管的分频模块 Verilog HDL 源代码(div1.v)：
module div1(clk_50M,clk1,reset);// 端口的定义
input clk_50M,reset;// 总的时钟是 50M
output clk1;//分频后输出的时钟 1KHZ
reg clk1;
reg [31:0] count;//32 位的计数器
always@ (posedge clk_50M or negedge reset)//异步复位
begin
if(!reset)
begin
clk1<='d0;
count=32'd0;
end
else if(count==32'd25_000)// 判断计时器记到了 25_000 吗
begin
count<=32'd0;//计到 25_000 计数器清零
clk1<=~clk1;//输出的时钟取反
end//end begin
else count<=count+1'd1;// 没计到 25_000 计数器加一
end//end always
资源评论
hehanrong12342013-06-02很一般，下载到板子不能用，而且程序很简单- a889801112014-06-03真是帮到我了，谢谢
