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针对高速接口的源同步时钟实现方案的研究

5星 · 超过95%的资源需积分: 16 30 浏览量 2011-11-25 22:46:20 上传评论收藏 40KB DOC 举报

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针对高速接口的源同步时钟实现方案的研究

引言在过去的十年里,高速数据总线一直在不断地发展。它们不仅变得更快,而且还在改变系统对数据的定时方式。为了增加数据吞吐量,新兴的同步数字总线可利用一系列定时电路

在每个周期中进行多次数据传送。本文提出了一种框架,用于说明为什么设计师应选择一个源同步定时解决方案、以及它是如何实现针对高速的定时余量(TimingMargin)进行优化的。图 1 存储

器控制器和同步 SRAM 图 2 采用源同步时钟和存储器控制器的 SRAM 图 3 推荐的 CQ 延迟法图 4 不

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引言

在过去的十年里,高速数据总线一直在不断地发展。它们不仅变得更快,而且还在改变系统对数据的定时方式。为了增加数据吞吐量,新兴的同步数字总线可利用

一系列定时电路在每个周期中进行多次数据传送。

本文提出了一种框架,用于说明为什么设计师应选择一个源同步定时解决方案、以及它是如何实现针对高速的定时余量(Timing Margin)进行优化的。

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图 1 存储器控制器和同步 SRAM

 图 2 采用源同步时钟和存储器控制器的 SRAM

图 3 推荐的 CQ

延迟法

图 4 不推荐的 CQ 延迟法

采用传统定时方法时的

定时预算约束

定时预算是指对定时要求的估算或使系统正确操作所必需的定时参数。为了使同步系统正常运作,定时要求必须在一个时钟周期的范围之内。定时预算的计算

涉及许多因素,其中包括：

?保持时间要求

?最大工作频率要求

传统定时方法的局限性可通过定时预算的计算体现出来。

以图 1 为例,这是一个采用标准定时方法的系统。该图示出了一个与 SRAM 相连的存储器控制器。这两个器件从相同的时钟脉冲源接收时钟信号,假设时钟走线

的设计使得走线延迟相互匹配。相关的定时参数为：存储器控制器的 tSU(建立时间);存储器控制器的 tH(保持时间);电路板走线的 tPD(传输延迟);SRAM 的

tCO(时钟至输出延迟);SRAM 的 tDOH(输出数据保持时间);时钟发生器的 tSKEW(时钟偏移);时钟发生器的 tJIT(周期至周期抖动);时钟发生器的 tCYC(循环时间)。

如果将最坏情况下的输入建立时间、时钟至输出时间、传输延迟、时钟偏移和时钟抖动考虑在内,则通过最大频率计算将得出系统的最小循环时间。最大频率

可由下式求出：

tCO(max, SRAM) + tPD(max) + tSU(max, CTRL) + tSKEW(max, CLK) + tJIT(max, CLK) < tCYC

保持时间计算结果表明系统输出数据的速度过快,因而违背了系统中接收器件的输入保持时间。在这种场合,最差条件出现于在可能的最早时间将数据输出的情

况下。计算公式为：

tCO(min, SRAM) + tPD(min) - t-(min, CLK) - tJIT(min, CLK) > tH(max, CTRL)

即使采用现有的运行速度最快的 SRAM 和 ASIC/FPGA,系统性能也会因为下列因素的影响而受到明显的限制：

?时钟偏移

?时钟抖动

?走线传输延迟

如果采用的是 FR4

电路板,则走线延迟约为 160ps/英寸。考虑到高频条件下的数据有效窗口已降至 2ns(例如：对于 250MHz 的 DDR 器件而言)或更低,因此,这

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内容反馈

yirunlinda

2012-09-04

不错，对我的学习很有帮助~~~
qiudezhang

2017-12-25

有一定的参考价值
njjiangpeng

2013-02-05

不错，很好的学习资料，我正好学习中

blue_iii

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