"DDR4设计概述与分析仿真案例"
DDR4是一种高性能的DRAM(动态随机访问存储器),广泛应用于各种计算机和嵌入式系统的存储系统设计中。DDR4相比其他存储类型的优势在于它能够以IC(集成电路)上每个存单元更少的电路实现。DRAM存单元基于电容器上贮存的电荷,典型的DRAM单元使用一个电容器与一个或三个FET(场效应晶体管)制成。
DRAM核心结构由多个存单元组成,这些存单元分成由行和列组成的两维阵列。访问存单元需要两步:先寻找某个行的地址,然后在选定行中寻找特定列的地址。DRAM读取具有破坏性,也就是说,在读操作中会破坏存单元行中的数据。因此,必需在该行上的读或写操作完毕时,把行数据写回到同一行中。
DRAM的控制信号包括RAS#(行地址选择低有效)、CAS#(列地址选择低有效)、WE#(写启动低有效)、CS#(芯片选择低有效)和OE#(输出启动低有效)。这些信号的信号定时与边沿顺序有关,是异步的。这些早期DRAM没有同步时钟操作。
DRAM存单元必需刷新,避免丢失数据容。这要求丢失电荷前刷新电容器。刷新存由存控制器负责,刷新时间指标因不同DRAM存而不同。存控制器对行地址进行仅RAS#循环,进行刷新。在仅RAS#循环完毕时,进行预充电操作,恢复仅RAS#循环中寻址的行数据。
DDR4的演进与实现了DRAM IC上的刷新计数器,处理顺序生成的行地址。在DRAM IC部,刷新计数器是复用器输入,控制着存阵列行地址。另一个复用器输入来自外部地址输入针脚的行地址。这个部刷新计数器不需要存控制器中的外部刷新计数器电路。
DDR4设计中还涉及到读取顺序的存地址,这是合理的,因为读取计算机指令一般要比数据读取或写入更加常用。此外,大多数指令读取在存中顺序进行,直到发生到指令分支或跳到子例程。
DDR4设计概述了DRAM的概念、SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3 SDRAM、DDR4 SDRAM、DDR5 SDRAM、LPDDR和GDDR。同时还介绍了DRAM的存单元结构、存单元的读写操作、控制信号、刷新机制等aspect。