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verilog 加法器(基于altera IP)
verilog 加法器(基于altera IP)
adder
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verilog 加法器(基于altera IP)
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Verilog加法器
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Altera官网的Verilog写的加法器源码
常用加法器-Verilog
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关于常用的加法器里面都有，VerilogHDL
Verilog加法器简单实现
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Verilog加法器，比较简单的实现方式，适合初学者
verilog 带符号乘法器代码
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verilog 带符号乘法器代码，先求绝对值，最后保存符号位。
32位浮点加法器 verilog
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32位浮点加法器 verilog代码 无仿真 可用 很好用 欢迎使用
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vivado 调用乘法器IP核实现乘法运算
Verilog 浮点数加法器
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利用verilog，以IEEE754标准实现浮点数加法
Altera 乘法器 IP核 Modelsim仿真
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用ModelSim实现了Altera 乘法器IP核的仿真，有利于初学者学习
32位快速加法器(Verilog)
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32位超前进位快速加法器 经过Isim仿真测试正确的32位超前加法器 编写语言Verilog-HDL 基于zhaohongliang代码 修改了其中部分有问题的模块
verilog 浮点数运行
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float number to integer
基于verilog的FFT变换，长度为256，使用verilog编程实现，不使用IP核，加到vivado中即可。
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基于verilog的FFT变换，长度为256，使用verilog编程实现，不使用IP核，加到vivado中即可。
基于Paper-Pencil Division Algorithm的除法器IP设计 - verilog
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将手动除法过程转化为RTL代码，可实现有无符号定点数的除法运算，并且流水周期可配置。 最终输出结果可选为商+余数和小数商的形式。
verilog实现的基于流水线的128位加法器
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用verilog实现的基于流水线的128位加法器。
基于AvalonST接口帧读取IP核的设计和应用.rar_altera frame reader_avalon-st
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区别于altera官方的frame reader，完全自定义设计
基于verilog HDL 的8051 IP核开发
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Verilog HDL (Hardware Description Language) 是一种硬件描述语言，可以在算法级、门级到开关级的多种抽象设计层次上对数字系统建模。它可以描述设计的行为特性、数据流特性、结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。次例程是基于verilog HDL 的8051 IP核开发，很好的学习资料。
8位乘法器,用verilog语言编写
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用verilog语言编写的8位乘法器，完成了8位二进制的整数乘法，供大家参考
32位浮点数加法器verilog
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32位浮点数加法器 也算是减法器 其中32位浮点数用的是IEEE 754标准表示的 根据别人的改写的 有问题欢迎大家指出 信号定义不是很完整 verilog编写的
Altera RAM乘法器 IP核 仿真 ModelSim
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用Modelsim实现了对Alter RAM IP核的仿真，有利于初学者学习
饱和加法器Verilog代码
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功能就是两个有符号数相加，例如16bit（2进制补码表示） + 16bit，输出仍为16bit。如果发生溢出，就将结果置为最大（32767）或最小（-32768）。 Testbench也附在其中。设计采用参数化，便于复用。 希望能对用到此电路的人有所帮助。(2010-9-29修改)
fpu(浮点加减乘除运算单元)的verilog代码和tb代码
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fpu(浮点加减乘除运算单元)的verilog代码和tb代码 转自opencores。 加减乘除
复数乘法器的verilog HDL设计代码
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复数乘法器本身十分很简单，这里复数乘法器的乘积项的计算调用了wallace树乘法器，故本乘法器的verilog HDL代码中包括了wallace树乘法器模块。仔细内容请浏览我的博客。
四位并行加法器实例
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自己仿照网上和老师说的四位并行加法器画的图，应该没什么问题
基于verilog编程实现的2048点FFT实现不使用IP核-源码
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基于verilog编程实现的2048点FFT实现不使用IP核_源码
基于altera FPGA 的 SPI IP核
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使用verilog HDL语言编写的SPI 收发数据的IP核，功能完整，通过测试仿真
基于verilog编程实现的2048点FFT实现不使用IP核，
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基于verilog编程实现的2048点FFT实现不使用IP核，
基于FPGA和IP核的FIR低通滤波器.zip_fir ip_fir ip核_verilog 滤波_低通滤波器_滤波器
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用verilog语言实现数字电路低通滤波器
基于altera FPGA 的 UART IP核
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使用verilog HDL语言编写的串口IP核，经过波形仿真验证
Qt 5实现串口调试助手 （源工程文件、0积分下载）
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基于Qt 5实现串口调试助手，程序仅供参考，修改了之前十六进制接收0xA0--0xFF有误的问题，新增了窗口自适应（ui文件设置栅格），文件详情可看博客链接https://blog.csdn.net/m0_51294753/article/details/121405661。
【SystemVerilog】路科验证V2学习笔记（全600页）.pdf
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SystemVerilog的听课学习笔记，包括讲义截取、知识点记录、注意事项等细节的标注。 目录如下： 第一章 SV环境构建常识 1 1.1 数据类型 1 四、二值逻辑 4 定宽数组 9 foreach 13 动态数组 16 队列 19 关联数组 21 枚举类型 23 字符串 25 1.2 过程块和方法 27 initial和always 30 func
AutoSAR标准协议4.2.2
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AutoSAR标准协议规范4.2.2，里面包含了AutoSAR组织所规定的AutoSAR架构的标准规范协议原文档。对AutoSAR的学习有一定的借鉴意义
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beilin1990
2013-04-27
恩...其实对我没啥帮助，不过后来问题也解决了，还是谢谢啊
ailaaila_12
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