课程设计：基于 VHDL 的频率计
设计原理：采用直接测频法，在一秒的闸门时间内，记录被测
信号的脉冲个数，即可得出被测信号的频率。由于闸门时间通常不
是被测信号的整数倍，所以这种方法的计数值会产生最大为+1 或—
1 的个脉冲误差。 进一步分析测量准确度：设待测信号脉冲周期
为 Tx,频率为 Fx，当测量时间为 T=1s 时，测量相对误差为 Tx/T=Tx
=1/Fx。由此可知直接测频法的测量准确度与信号的频率有关：当待
测信号频率较高时，测量准确度也较高，反之测量准确度也较低。
系统与程序分析：分别设计四个分立模块（控制模块、计数模
块、分频模块、数码管显示模块），然后再综合例化成一个整体测
频模块。
各个模块连接情况（频率计内部结构）：
例化而成的对应频率计模块：
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