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北工大计算机组成原理课设project2.rar
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2021-12-16
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Project2 VerilogHDL 完成多周期处理器开发 配套实验报告见个人主页Word版 配套实验报告见个人主页Word版 一、设计说明 1.处理器应实现MIPS-Lite2指令集。 a)MIPS-Lite2={MIPS-Lite1,lb,sb}。 b)MIPS-Lite1={addu,subu,ori,lw,sw,beq,j,lui,addi,addiu,slt,jal,jr }。 c)addi应支持溢出,溢出标志写入寄存器$30中第0位。 2.处理器为多周期设计。 二、设计要求 3.多周期处理器由 datapath(数据通路)和 controller(控制器)组成。 a)数据通路应至少包括如下module:PC(程序计数器)、NPC(NextPC 计算单元)、GPR (通用寄存器组,也称为寄存器文件、寄存器堆)、ALU(算术逻辑单元)、EXT(扩展单元)、IM(指令存储器)、 DM(数据存储器)等。 b)IM:容量为1KB(8bit×1024)。 c)DM:容量为1KB(8bit×1024) ,采用小端序方式存取数据。 4.Figure1为供你参考的数据通路架构图。
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北工大计算机组成原理课设project2.rar (109个子文件)
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