spi接口时序仿真verilog源码及testben仿真激励源码

spi接口时序仿真verilog源码及testben仿真激励源码，可以做为你的学习设计参考。 `timescale 1ns/1ns module spi_tb; reg clk; reg rst_n; reg en; wire sclk; wire miso; initial begin clk = 0; rst_n = 0; en = 0; #100 rst_n = 1; en = 1; end always #(10/2) clk = ~clk; spi_interface U1( .clk (clk), .rst_n(rst_n), .en (en), .sclk (sclk), .miso (miso) ); endmodule