基于FPGA的DDS任意波形发生器quartusg工程源码+ModelSim SE 6.2仿真工程+说明文档资料.zip
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基于FPGA的DDS任意波形发生器quartusg工程源码+ModelSim SE 6.2仿真工程+说明文档资料。module DDS_top(clk, //内部时钟 reset, sclk, //TLC5615 sclk时钟脚 din, //TLC5615 din数据脚 cs, //TLC5615 cs片选 set_waveform_key_in,//波形设置按键 set_f_key_in, // 频率设置按键 set_a_key_in, set_p_key_in, sin_data ); input clk; input reset; input set_waveform_key_in; input set_f_key_in,set_a_key_in,set_p_key_in; output din; output cs; output sclk; output [9:0]sin_data; wire clk; wire reset; wire set_waveform_key_in; wire set_f_key_in,set_a_key_in,set_p_key_in; //wire [9:0] data_line; wire [1:0] set_waveform_line; wire [20:0] f_control_line; wire [3:0] a_control_line; wire [8:0] p_control_line; wire set_waveform_key; wire set_f_key; wire set_a_key; wire set_p_key; DDS u4( .clk(clk), .dds_data_out(sin_data), .set_waveform(set_waveform_line), .set_f(f_control_line), .set_a(a_control_line), .set_p(p_control_line) ); TLC5615 U5(.clk(clk),.sclk(sclk),.din(din),.cs(cs),.din_in(sin_data)); key u6(.clk(clk),.key(set_waveform_key_in),.key_out(set_waveform_key)); key u7(.clk(clk),.key(set_f_key_in),.key_out(set_f_key)); key u8(.clk(clk),.key(set_a_key_in),.key_out(set_a_key)); key u9(.clk(clk),.key(set_p_key_in),.key_out(set_p_key)); key_coding u10( .reset(reset), .set_waveform_key(set_waveform_key), .set_f_key(set_f_key), .set_a_key(set_a_key), .set_p_key(set_p_key), .set_waveform(set_waveform_line), .f_control(f_control_line), .a_control(a_control_line), .p_control(p_control_line)); endmodule
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- m0_642266252023-05-02支持这个资源,内容详细,主要是能解决当下的问题,感谢大佬分享~
- m0_593542092022-06-21用户下载后在一定时间内未进行评价,系统默认好评。
- jnjddq2023-02-03这个资源内容超赞,对我来说很有价值,很实用,感谢大佬分享~
- Alive2592023-01-09感谢资源主的分享,很值得参考学习,资源价值较高,支持!
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