Virtex-5 器件中的高性能 DDR2 SDRAM 接口
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2008-09-01
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XAPP858 (v1.0) 2006 年 5 月 12 日 www.xilinx.com/cn 1
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提要 本应用指南介绍了用于实现高性能 DDR2 SDRAM 接口的控制器和数据采集技术。本数据采集
技术使用了每一个 Virtex™-5 I/O 都具有的输入串行器 / 解串器 (ISERDES) 和输出双倍数据速
率 (ODDR) 的功能。
简介 DDR2 SDRAM 接口是源同步接口，读数据和读 DQS 通过此接口以边沿对齐方式传输。如果使
用 Virtex-5 FPGA 采集这些传输数据，DQS 或数据会被延迟。在本设计中，利用 ISERDES，
读数据在延迟的 DQS 域中被采集，然后在 FPGA 中重新采集。ISERDES 的 OCLK 和 CLKDIV
输入都是由 FPGA 内部的快速时钟提供。因此，ISERDES 的 Q3 和 Q4 输出被忽略。差分 DQS
对被放置在 clock-capable 的 I/O 上，以便利用 BUFIO 时钟资源。被延迟的 DQS 读信号通过
BUFIO 时钟资源被布到对应数据的 ISERDES 时钟输入。FPGA 传输的写数据和 DQS 使用
ODDR。
本应用指南简要介绍 DDR2 SDRAM 器件的功能，并详细说明与高速 DDR2 存储器接口时，控
制器的运行情况。对控制器后端用户接口也进行了说明。
DDR2 SDRAM
概述
DDR2 SDRAM 器件是 DDR SDRAM 系列的下一代器件。DDR2 SDRAM 器件使用 SSTL 1.8V
I/O 标准。以下部分说明 DDR2 SDRAM 器件中的可用功能以及 DDR SDRAM 器件和 DDR2
SDRAM 器件的主要区别。
DDR2 SDRAM 器件使用 DDR 架构实现高速运行。存储器使用此控制器提供的差分时钟运行。
命令在时钟的每个上升沿被寄存。双向数据选通脉冲 (DQS) 与数据一起传输，而数据在接收端
被采集。DQS 是一个随路时钟，在读期间由 DDR2 SDRAM 器件传输，在写期间由控制器传
输。它与读数据边沿对齐，而与写数据中心对齐。
对 DDR2 SDRAM 器件的读和写访问均为突发式。访问开始于对激活命令的寄存，随之以读或
写命令。在激活命令下寄存的地址位用于选择要访问的组和行。在读或写命令下寄存的地址位
用于为突发访问选择组和起始列位置。
DDR2 控制器参考设计包括一个用户后端接口，用于生成写地址、写数据和读地址。这些信息
存储在三个后端 FIFO 中，以实现后端与控制器模块间的地址与数据同步。控制器会查看地址
FIFO 中是否有地址可用，然后按照存储器的时序要求向存储器发出正确的命令。下面的部分对
逻辑模块的实现细节做出了详细说明。
应用指南： Virtex
-
5 FPGA
XAPP858 (v1.0) 2006 年 5 月 12 日
Virtex-5 器件中的高性能 DDR2 SDRAM
接口
作者： Karthi Palanisamy 和 Maria George
R
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