使用 Virtex-5 FPGA 器件 实现 DDR SDRAM 控制器
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2009-05-29
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XAPP851 (v1.1) 2006 年 7 月 14 日 www.xilinx.com/cn 1
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提要 本应用指南描述了在 Virtex™-5 器件中实现的 200 MHz DDR SDRAM （JEDEC DDR400
(PC3200) 标准）控制器。本设计实现使用 IDELAY 单元调整读数据时序。读数据时序校准和调
整在此控制器中完成。
DDR SDRAM 器件是低成本、高密度的存储资源，在很多存储器供应商处均可获得。本参考设
计利用 DDR400 SDRAM 器件开发而成。
DDR SDRAM
描述
DDR SDRAM 规范的详情可在电子工业联盟 (Electronic Industries Alliance, EIA) 成员 JEDEC
机构的网站上获得，网址为 http://www.jedec.org
/。DDR SDRAM 规范刊载在 JEDEC 技术文档
中，文件名为 JESD79E 的参考文件。
DDR SDRAM 器件是硅片存储器资源，现在最经常用于各种系统，包括从消费产品到视频系统
的各类应用。DDR SDRAM 器件的频率高达 200 MHz 或 DDR400。DRAM 器件有组件或模块
两种配置。
DDR 控制器命令
表1 所示为控制器发出的命令。这些命令通过使用下列控制信号传输到存储器：
• 行地址选择 (RAS
)
• 列地址选择 (CAS
)
• 写使能 (WE
)
• 时钟使能 (CKE) （器件配置后始终置为高）
• 芯片选择 (CS
) （器件运行期间始终置为低）
应用指南： Virtex-5 系列
XAPP851 (v1.1) 2006 年 7 月 14 日
使用 Virtex-5 FPGA 器件
实现 DDR SDRAM 控制器
作者： Toshihiko Moriyama 和 Rich Chiu
R
表 1:
DDR SDRAM 命令
信号编号 功能
RAS
CAS WE
1 加载模式寄存器 (Load Mode
Register)
LLL
2 自动刷新 (Auto Refresh) L L H
3 预充电 (Precharge)
(1)
LHL
4 选择组激活行 (Select Bank
Activate)
LHH
5 写命令 (Read Command) H L L
6 读命令 (Write Command) H L H
7 空操作 (No Operation, NOP) H H H
注：
1. 地址信号 A10 在预充电所有组期间设定为高，在单个组预充电期间设定为低。
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