没有合适的资源?快使用搜索试试~ 我知道了~
温馨提示
试读
372页
每个 Virtex-5 器件有 32 条全局时钟线,它们可以对整个器件上的所有顺序资源 (CLB、 Block RAM、CMT 和 I/O)进行时钟控制,并且还可以驱动逻辑信号。可以将这 32 条全局 时钟线中的任何十条用于任意区域。全局时钟线仅由一个全局时钟缓冲器驱动,该全局时 钟缓冲器还可用作时钟使能电路或无毛刺信号的多路复用器。它可以在两个时钟源之间进 行选择,还可以切离其中一个失效的时钟源。
资源推荐
资源详情
资源评论
R
Virtex-5 用户指南
UG190 (v3.1) 2007 年 9 月 11 日
Virtex-5 用户指南 www.xilinx.com/cn UG190 (v3.1) 2007 年 9 月 11 日
Xilinx is disclosing this Document and Intellectual Property (hereinafter "the Design") to you for use in the development of designs to
operate on, or interface with Xilinx FPGAs. Except as stated herein, none of the Design may be copied, reproduced, distributed,
republished, downloaded, displayed, posted, or transmitted in any form or by any means including, but not limited to, electronic,
mechanical, photocopying, recording, or otherwise, without the prior written consent of Xilinx. Any unauthorized use of the Design may
violate copyright laws, trademark laws, the laws of privacy and publicity, and communications regulations and statutes.
Xilinx does not assume any liability arising out of the application or use of the Design; nor does Xilinx convey any license under its patents,
copyrights, or any rights of others. You are responsible for obtaining any rights you may require for your use or implementation of the
Design. Xilinx reserves the right to make changes, at any time, to the Design as deemed desirable in the sole discretion of Xilinx. Xilinx
assumes no obligation to correct any errors contained herein or to advise you of any correction if such be made. Xilinx will not assume any
liability for the accuracy or correctness of any engineering or technical support or assistance provided to you in connection with the
Design.
THE DESIGN IS PROVIDED "AS IS" WITH ALL FAULTS, AND THE ENTIRE RISK AS TO ITS FUNCTION AND IMPLEMENTATION IS WITH
YOU. YOU ACKNOWLEDGE AND AGREE THAT YOU HAVE NOT RELIED ON ANY ORAL OR WRITTEN INFORMATION OR ADVICE,
WHETHER GIVEN BY XILINX, OR ITS AGENTS OR EMPLOYEES. XILINX MAKES NO OTHER WARRANTIES, WHETHER EXPRESS,
IMPLIED, OR STATUTORY, REGARDING THE DESIGN, INCLUDING ANY WARRANTIES OF MERCHANTABILITY, FITNESS FOR A
PARTICULAR PURPOSE, TITLE, AND NONINFRINGEMENT OF THIRD-PARTY RIGHTS.
IN NO EVENT WILL XILINX BE LIABLE FOR ANY CONSEQUENTIAL, INDIRECT, EXEMPLARY, SPECIAL, OR INCIDENTAL DAMAGES,
INCLUDING ANY LOST DATA AND LOST PROFITS, ARISING FROM OR RELATING TO YOUR USE OF THE DESIGN, EVEN IF YOU HAVE
BEEN ADVISED OF THE POSSIBILITY OF SUCH DAMAGES. THE TOTAL CUMULATIVE LIABILITY OF XILINX IN CONNECTION WITH
YOUR USE OF THE DESIGN, WHETHER IN CONTRACT OR TORT OR OTHERWISE, WILL IN NO EVENT EXCEED THE AMOUNT OF FEES
PAID BY YOU TO XILINX HEREUNDER FOR USE OF THE DESIGN. YOU ACKNOWLEDGE THAT THE FEES, IF ANY, REFLECT THE
ALLOCATION OF RISK SET FORTH IN THIS AGREEMENT AND THAT XILINX WOULD NOT MAKE AVAILABLE THE DESIGN TO YOU
WITHOUT THESE LIMITATIONS OF LIABILITY.
The Design is not designed or intended for use in the development of on-line control equipment in hazardous environments requiring fail-
safe controls, such as in the operation of nuclear facilities, aircraft navigation or communications systems, air traffic control, life support,
or weapons systems ("High-Risk Applications"). Xilinx specifically disclaims any express or implied warranties of fitness for such High-
Risk Applications. You represent that use of the Design in such High-Risk Applications is fully at your risk.
© 2006-2007 Xilinx, Inc. All rights reserved. XILINX, the Xilinx logo, and other designated brands included herein are trademarks of Xilinx,
Inc. PowerPC is a trademark of IBM, Inc. All other trademarks are the property of their respective owners.
修订历史
下表说明此技术文档的修订历史。
日期 版本 修订
2006 年
4 月 14 日
1.0
Xilinx 最初版本。
R
UG190 (v3.1) 2007 年 9 月 11 日 www.xilinx.com/cn Virtex-5 用户指南
2006 年
5 月 12 日
1.1 少量版面修改与澄清。
第 1 章:修改图1-21。
第 2 章:修改图2-2 和图2-4。删除对 DCM_PS 基元的引用。从第 76 页删除过时的时
钟控制向导部分。
第 3 章:修改图3-1、图3-2、表3-2、表3-4、图3-9、公式 3-8 和图3-12。增加
“Virtex-4 PMCD 传统模式下的 PLL”部分。
第 4 章:为第 119 页的表 4-5 加注。澄清第 126 页上的 RAMB36 端口映射设计规则。
第 5 章:增加图5-7 和图5-11,修改图5-32,以提高明确性。
第 6 章:更新 “同步开关输出限制”部分。
第 7 章:修改第 310 页的 “ILOGIC 资源”(包括图7-1)。修改表7-3。
第 8 章:修改表8-1。
2006 年
7 月 19 日
1.2 第 1 章:修改第 21 页的 “全局时钟缓冲器”,以澄清单端时钟引脚。修改图1-19 中 P
和 N 的 I/O 标识。
第 4 章:增加第 127 页的 “寄存器模式下的 Block RAM SSR”和第 137 页的 “FIFO 架
构:顶层视图”。修改第 139 页 “FIFO 操作”项下的 “复位”说明。
第 6 章:少量澄清性修改。将表6-36、表6-37 和表6-38 中的 “未使用”改成 “不
适用”。
第 7 章:小修改,以澄清本章中的 IODELAY。
第 8 章:第 349 页的 “ISERDES 端口”中的澄清性小修改。
2006 年
9 月 6 日
2.0 在整个技术文档中增加 LXT 平台器件。
第 1 章:修改第 38 页的图 1-22。更新第 33 页的 “Clock Capable I/O”。
第 2 章:更新第 58 页的 “输出时钟”。
第 4 章:澄清第 134 页上有关 FULL 和 EMPTY 标志的规则。
第 5 章:修改第 172 页的 “存储元件”。
第 6 章:更新第 231 页的 “差分终端属性”,以使用最新语法和设置。更换 SSO 计算器
的链接。
2006 年
10 月 12 日
2.1 在前言中增加 《系统监视器用户指南》参考。
在表1-5、表2-1 和表5-2中增加 XC5VLX85T。
第 3 章:修改图3-1。
第 4 章:在第 120 页的表 4-7 中增加级联。修改第 118 页的图 4-9 中的 ADDR。删除
“内置纠错”部分中的擦除模式。
第 5 章:修改第 191 页的图 5-22。
2007 年
2 月 2 日
3.0 在表1-5、表2-1 和表5-2增加三个 SXT 器件和 XC5VLX220T。
第 4 章:澄清第 113 页的 “同步时钟控制”中的措词。
第 6 章:增加第 214 页的 “DCI 级联”。将表6-39 中 SSTL18_II_T_DCI 的 V
REF
改成
0.9。
第 7 章:修改第 343 页的图 7-27 中的 OQ。
第 8 章:第 350 页的 “时钟使能输入 - CE1 和 CE2”。
日期 版本 修订
Virtex-5 用户指南 www.xilinx.com/cn UG190 (v3.1) 2007 年 9 月 11 日
2007 年
9 月 11 日
3.1 第 1 章:增加第 20 页的 “节能时钟门控”。修改第 24 页的图 1-2。修改第 31 页的图
1-16。
第 2 章:修改第 46 页的 “复位输入 - RST”中的 DCM 复位和锁定过程。更新第 50 页
的表 2-4 中的 DO[2] 说明。修改第 51 页上的乘数值范围。修改第 54 页的
“FACTORY_JF 属性”的说明。修改第 58 页的 “输出时钟”,更新第 67 页的图 2-7,
并且在第 69 页的图 2-10 中增加一个 BUFG。在第 65 页的动态重配置 (DRP) 下增加加
载新 M 和 D 值时的步骤。更新第 67 页的图 2-7。修 改 第 80 页的图 2-21 下带圆点项号
的说明。
第 3 章:更新第 84 页的图 3-1。为第 88 页的表 3-2 加注。为第 90 页的 “相移”加
注。在公式 3-3 到公式 3-6 中增加圆整运算。修改 CLKFBIN、CLKFBDCM、
CLKFBOUT、RST 和 LOCKED,并且在第 91 页的表 3-3 中增加 REL 引脚和注 2。在第
93 页的表 3-4 中增加 RESET_ON_LOSS_OF_LOCK 属性。从 “PLL 时钟输入信号”中
删除关于通用布线的讨论。修改 “缺失输入时钟或反馈时钟”部分。在图3-13 中增加
波形图。纠正第 105 页的图 3-17 和表3-8 中的 Virtex-4 端口映射。
第 4 章:修改并澄清 “内置纠错”。修改全部 WE 信号。澄清第 115 页的 “简单双端口
Block RAM”中的读回限制。修改第 120 页的 “设置 / 复位 - SSR[A|B]”。增加第 134
页的“Block RAM 重定向”。为 第 140 页的表 4-16 修改延迟值并增加注 1。更新第 152
页的 “级联 FIFO 以增加深度”。
第 5 章:在第 172 页的 “存储元件”中澄清关于一个 Slice 中的公共控制信号的信息。
第 6 章:更新第 216 页的 DCI 级联指南。删除对 “带单向终端的 HSLVDCI 控制阻抗驱
动器”的引用,因为软件中不支持这种功能。为第 249 页的表 6-17 增加注 3。澄清对
第 267 页的 “SSTL (线脚系列终端逻辑)”的简介。修改第 268 页的
“DIFF_SSTL2_II_DCI、DIFF_SSTL18_II_DCI”。纠正
第 275 页的图 6-73 中的
DIFF_SSTL2_II 参考值。修改第 291 页的 “在同组中合并 I/O 标准的规则”中的规则 2
和 3。从第 295 页的 “上过冲 / 下过冲”中删除绝对最大值表。
第 7 章:从第 313 页的 IDDR 基元中删除 DDLY 端口。在第 321 页的表 7-10 中增加
SIGNAL _PATTERN、DELAY_SRC 和 REFCLK_FREQUENCY 属性。修改第 323 页的图
7-9。在第 331 页上,删除表 7-12 “从 DCM 生成参考时钟”,并更新 “IDELAYCTRL
端口”中的 REFCLK 部分。澄清第 332 页的 “IDELAYCTRL 位置”中的简介。修改第
340 页的 ODDR “随路时钟”。
第 8 章:更新第 348 页的图 8-2 和表8-1 中的 SR 和 O。更新整个第 356 页的
“BITSLIP 子模块”部分。纠正第 359 页的图 8-11 中的排版错误。
日期 版本 修订
UG190 (v3.1) 2007 年 9 月 11 日 www.xilinx.com/cn Virtex-5 用户指南
前言 : 关于本指南
其他技术文档. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
其他支持资源. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
排版约定. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
联机技术文档. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
第 1 章 : 时钟资源
全局和区域时钟. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
全局时钟 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
区域时钟和 I/O 时钟 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
全局时钟控制资源. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
全局时钟输入. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
全局时钟输入缓冲器基元. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
节能时钟门控. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
全局时钟缓冲器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
全局时钟缓冲器基元 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
其他使用模型 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
时钟树和时钟网 - GCLK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
时钟区域 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
区域时钟控制资源. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
Clock Capable I/O . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
I/O 时钟缓冲器 - BUFIO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
BUFIO 基元 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
BUFIO 使用模型. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
区域时钟缓冲器 - BUFR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
BUFR 基元. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
BUFR 属性和模式. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
BUFR 使用模型 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
区域时钟网 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
VHDL 和 Verilog 模板. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
第 2 章 : 时钟管理技术
时钟管理概述. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
DCM 概述 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
DCM 基元 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
DCM_BASE 基元 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
DCM_ADV 基元 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
DCM 端口 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
DCM 时钟输入端口 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
时钟源输入 - CLKIN. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
反馈时钟输入 - CLKFB. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
相移时钟输入 - PSCLK. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
动态重配置时钟输入 - DCLK. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
DCM 控制和数据输入端口 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
复位输入 - RST . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
相移递增 / 递减输入 - PSINCDEC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
相移使能输入 - PSEN. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
动态重配置数据输入 - DI[15:0] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
动态重配置地址输入 - DADDR[6:0] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
剩余371页未读,继续阅读
资源评论
vindy_若飞呀
- 粉丝: 1
- 资源: 20
上传资源 快速赚钱
- 我的内容管理 展开
- 我的资源 快来上传第一个资源
- 我的收益 登录查看自己的收益
- 我的积分 登录查看自己的积分
- 我的C币 登录后查看C币余额
- 我的收藏
- 我的下载
- 下载帮助
安全验证
文档复制为VIP权益,开通VIP直接复制
信息提交成功