目录
模块头部
端口声明
内部信号声明
逻辑描述
时序逻辑
组合逻辑
任务和函数
任务（Task）
函数（Function）
模块尾部
完整示例
总结
Verilog HDL 中的模块是描述硬件行为的基本单位。模块可以用来定义各种数
字电路组件，如触发器、加法器、存储器等。模块的定义通常包括模块头部、
端口列表、内部信号声明、逻辑描述以及模块尾部。下面详细介绍 Verilog
HDL 中模块的结构及其组成部分。
模块头部
模块头部定义了模块的名字以及模块的端口（输入端口和输出端口）。端口可
以是单个信号，也可以是向量（多位信号）。
verilog
深色版本
资源评论
