IC芯片设计FPGA开发 单端口RAM双端口RAM设计verilog源码+测试激励Testbench文件.zip

IC芯片设计FPGA开发 单端口RAM双端口RAM设计verilog源码+测试激励Testbench文件 module ram_simpel_dual_port_tb(); parameter DATA_WIDTH = 4; parameter ADDR_WIDTH = 4; parameter DEPTH = 16; reg clk; reg rst_n; reg wr_en; reg re_en; reg [ADDR_WIDTH-1:0] addr_a; reg [ADDR_WIDTH-1:0] addr_b; reg [DATA_WIDTH-1:0] data_a; wire [DATA_WIDTH-1:0] data_b; ram_simple_dual_port u_ram_simple_dual_port( .clk (clk), .rst_n (rst_n), .wr_en (wr_en), .re_en (re_en), .addr_a (addr_a