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第三章 Verilog HDL 基本语法

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第三章 Verilog HDL 的基本语法

前言

Verilog HDL 是一种用于数字逻辑电路设计的语言。用 Verilog HDL 描述的电路设计就是该电路的

Verilog HDL 模型。Verilog HDL 既是一种行为描述的语言也是一种结构描述的语言。这也就是说，

既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的 Verilog HDL 模型。

Verilog 模型可以是实际电路的不同级别的抽象。 这些抽象的级别和它们对应的模型类型共有以下五

种：

由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交

互的现存电路或激励信号源。利用 Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的

清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。

Verilog HDL 行为描述语言作为一种结构化和过程性的语言，其语法结构非常适合于算法级和 RTL级

的模型设计。这种行为描述语言具有以下功能：

• 可描述顺序执行或并行执行的程序结构。

• 用延迟表达式或事件表达式来明确地控制过程的启动时间。

• 通过命名的事件来触发其它过程里的激活行为或停止行为。

• 提供了条件、 if-else 、case 、循环程序结构。

• 提供了可带参数且非零延续时间的任务 (task) 程序结构。

 可建立MOS器件的电荷分享和电荷衰减动态模型。

Verilog HDL 的构造性语句可以精确地建立信号的模型。这是因为在 Verilog HDL 中，提

供了延迟和输出强度的原语来建立精确程度很高的信号模型。信号值可以有不同的的强

度，可以通过设定宽范围的模糊值来降低不确定条件的影响。

Verilog HDL 作为一种高级的硬件描述编程语言，有着类似 C语言的风格。其中有许多语句如： if语

句、 case 语句等和 C语言中的对应语句十分相似。如果读者已经掌握 C语言编程的基础，那么学习

Verilog HDL 并不困难，我们只要对 Verilog HDL 某些语句的特殊方面着重理解，并加强上机练习就

能很好地掌握它，利用它的强大功能来设计复杂的数字逻辑电路。下面我们将对 Verilog HDL中的基

本语法逐一加以介绍。

3.1. 简单的 Verilog HDL 模块

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这个例子通过连续赋值语句描述了一个名为 adder 的三位加法器可以根据两个三比特数 a、b和进位

（cin）计算出和（sum）和进位（count ）。从例子中可以看出整个 Verilog HDL程序是嵌套在 module

和 endmodule 声明语句里的。

例[3.1.2] ：module compare ( equal,a,b );

例[3.1.3] ：module trist2(out,in,enable);

这个程序描述了一个名为 trist2 的三态驱动器。程序通过调用一个在 Verilog 语言库中现存的三态驱

动器实例元件 bufif1 来实现其功能。

例[3.1.4] ： module trist1(out,in,enable);

这个程序例子通过另一种方法描述了一个三态门。在这个例子中存在着两个模块。模块 trist1 调用

由模块mytri 定义的实例元件 tri_inst 。模块trist1 是顶层模块。模块 mytri 则被称为子模块。

通过上面的例子可以看到 :

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个语句之间。每个模块实现特定的功能。模块是可以进行层次嵌套的。正因为如此 ,

Verilog HDL 程序的书写格式自由 ,一行可以写几个语句 ,一个语句也可以分写多行。

除了endmodule 语句外,每个语句和数据定义的最后必须有分号。

可以用 /*.....*/ 和//....... 对Verilog HDL 程序的任何部分作注释。一个好的 ,有

使用价值的源程序都应当加上必要的注释 ,以增强程序的可读性和可维护性。

3.1.2. 模块的结构

Verilog 的基本设计单元是“模块 ”(block) 。一个模块是由两部分组成的，一部分描述接口，另一部

分描述逻辑功能，即定义输入是如何影响输出的。下面举例说明：

的，这是因为电路图符号的引脚也就是程序模块的接口。而程序模块描述了电路图符号所实现的逻

辑功能。上面的 Verilog 设计中，模块中的第二、第三行说明接口的信号流向，第四、第五行说明了

模块的逻辑功能。以上就是设计一个简单的 Verilog 程序模块所需的全部内容。

从上面的例子可以看出， Verilog 结构完全嵌在 module 和endmodule 声明语句之间 ，每个 Verilog 程

序包括四个主要部分：端口定义、 I/O说明、内部信号声明、功能定义。

3.1.3. 模块的端口定义

模块的端口声明了模块的输入输出口。其格式如下：

module 模块名 (口1，口2，口3，口4, ……… );

3.1.4. 模块内容

模块的内容包括 I/O说明、内部信号声明、功能定义。

 功能定义 : 模块中最重要的部分是逻辑功能定义部分。有 三种方法 可在模块中产生逻辑。

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法现象。

3.2.1. 常量

在程序运行过程中 ,其值不能被改变的量称为常量。下面首先对在 Verilog HDL 语言中使用的数字及

其表示方式进行介绍。

一．数字

 整数:

在Verilog HDL 中,整型常量即整常数有以下四种进制表示形式 :

1) 二进制整数 (b或B)

数字表达方式有以下三种 :

在表达式中 ,位宽指明了数字的精确位数 。例如 :一个4位二进制数的数字的位宽为 4,一个4位十六进

制数的数字的位宽为 16(因为每单个十六进制数就要用 4位二进制数来表示 )。见下例 :

 x和z值:

在数字电路中 ,x代表不定值 ,z代表高阻值 。一个 x可以用来定义十六进制数的四位二进制数的状态 ,

八进制数的三位 ,二进制数的一位。 z的表示方式同 x类似。z还有一种表达方式是可以写作 ?。在使用

case 表达式时建议使用这种写法 ,以提高程序的可读性。见下例 :

-8'd5 //这个表达式代表 5的补数（用八位二进制数表示 )

8'd-5 //非法格式

下划线可以用来分隔开数的表达以提高程序可读性。 但不可以用在位宽和进制处 ,只能用在具体的数

字之间。见下例 :

16'b1010_1011_1111_1010 // 合法格式