最基本verilog语法.pdf

Verilog HDL 是一种用于数字系统设计的语言。用Verilog HDL 描述的电路 设计就是该电路的Verilog HDL 模型也称为模块。Verilog HDL 既是一种行 为描述的语言也是一种结构描述的语言。这也就是说，无论描述电路功能行 为的模块或描述元器件或较大部件互连的模块都可以用Verilog 语言来建立 电路模型