FPGA设计重难点(2).pdf资源-CSDN文库

版权申诉

56 浏览量 2022-11-02 18:54:24 上传评论收藏 365KB PDF 举报

资源推荐

资源详情

资源评论

第七章数字电路设计原则与 VerilogHDL 难点解析

7.1 时序电路基础

组合逻辑电路的延时参数是不固定的，研究组合逻辑电路的延时没有实际意义。

7.1.1 同步电路时序分析

1. 时钟扭曲：同源时钟到达两个不同寄存器时钟端的时间差别。

2. 时钟抖动：在芯片的某一个给定点的时钟周期发生暂时的变化。即时钟周期在每个不同

周期上可以缩短或者加长。

解决方法：（1）采用全局时钟资源，增强时钟的抗干扰能力；

（2）FPGA 硬件设计时考虑适中的抗干扰布局布线；

7.1.2 同步电路核异步电路区别

1. 异步电路

(1) 电路核心是组合逻辑电路；

(2) 电路输出不依赖某一个时钟；

(3) 异步电路非常容易产生毛刺，且容易受环境影响；

2. 同步电路

（1）电路核心是各种各样触发器

（2）整个电路由时钟沿驱动

（3）同步电路更适合现代 FPGA 设计

（4）可以很好的避免毛刺影响

（5）可以很好的利用先进的设计工具

3. 同步时序电路设计规则

（1）尽可能在整个设计中只使用一个主时钟，同时只使用一个时钟沿；

（2）所有输入、输出信号均应该通过寄存器寄存：寄存器接口当做异步接口考虑；

（3）电路中所有寄存器、状态机在单板上电复位时，应处于一个已知的状态；

（4）全部电路不能用同步设计时，原则上将电路分成多个局部同步电路设计，各局部电

路接口采用异步电路考虑。

7.2 接口电路处理

FPGA 经常作为粘合逻辑，与别的芯片之间进行数据交换。为了保证电路的数据接口能

够稳点的传输数据，需要专用的接口电路来处理外部芯片核 FPGA 之间良好的接口时序。

接口电路为 FPGA 和外部芯片之间架起了一座桥梁。主要功能如下：

（1）隔离外围电路和内部电路，不改变外围电路时序要求和相位要求。

（2）统一内部电路系统时钟

（3）可以绿波使内部电路接受的信号更加稳定

7.2.1 常用的接口模块

1、三态门电路

2、透明锁存器

3、移位寄存器

4、滤波电路

本内容试读结束，登录后可阅读更多

下载后可阅读完整内容，剩余7页未读，立即下载

内容反馈

版权申诉

G11176593

粉丝: 6793
资源: 3万+

最新资源

资源上传下载、课程学习等过程中有任何疑问或建议，欢迎提出宝贵意见哦~我们会及时处理！点击此处反馈

feedback-tip