在FPGA（现场可编程门阵列）芯片领域，随着通信、互联网、航空航天等众多领域的电子技术发展，对于芯片的功能测试需求日益增长。FPGA芯片中基本的可编程结构是可编程逻辑块（Configurable Logic Block，简称CLB），它用于实现组合逻辑与时序逻辑功能。CLB与互连资源、可编程输入/输出块（Input/Output Block，简称IOB）共同组成了FPGA的可编程功能。由于IOB数量有限，对CLB进行功能测试便成为FPGA测试中的重点和难点。
传统的测试方法是采用ILA（Iterative Logic Array，迭代逻辑阵列）级联法或BIST（Built-In Self-Test，内建自测试）法。ILA级联法通过构建输入与输出完全相同的ILA单元，并将它们以链状级联。这种方法的不足之处在于，由于CLB内数据路径存在互斥，测试所需配置数量较多，且当多个故障同时存在时，前级故障可能掩盖后级故障。此外，基于JTAG的部分位流回读进行故障定位，因无法使用高速时钟，导致定位速度较慢。
BIST测试法将FPGA内的逻辑资源配置为测试激励生成器（Test Pattern Generators，TPG）、输出响应分析（Output Response Analyzers，ORA）和被测单元（Blocks Under Test，BUT）三部分，由TPG向BUT输入测试激励，然后以ORA单元分析BUT的响应。这种方法不需要形成数据通路，因此配置数量较少。BIST测试法的直接输出测试结果具有IOB占用少、不易发生故障掩盖、结果直观、测试设备简单等优点。
针对上述测试方法的局限，本文提出了一种新方法，将ORA中闲置资源配置为锁存器链，以便传递测试激励，从而降低端口负载。同时，利用剩余的逻辑资源建立扫描链，大幅加快了故障定位速度。在Xilinx 7系列FPGA上进行的实验结果表明，该方法的测试配置次数由30次降低到26次，故障定位所需时间在2.4 MHz时钟驱动下可达61.35 ns。
本文介绍的新型FPGA芯片CLB功能测试方法具有创新性，是为了解决传统测试方法在速度和效率上的不足。这项研究不仅为FPGA的功能测试提供了新的思路，还可能对未来的FPGA设计和测试产生深远的影响。此外，这项研究还为电子元件和硬件开发领域提供了宝贵的参考文献和专业指导。
