实验四: 时序逻辑电路设计——任意进制计数器及简易秒表设
计
一、 实验目的
1. 熟悉硬件编程语言 Verilog HDL 的基本语法及应用
2. 熟悉 FPGA/CPLD的使用
3. 基本掌握现代逻辑电路设计思想方法
4. 掌握计数器的工作原理,掌握任意进制计数器构成的脉冲反馈法
二、 实验设备
PC机,QuartusII 实验开发环境, FPGA实验开发板
三、 实验要求:
1、 认真阅读实验指导材料及相关数据手册,写出实验预习报告。
2、 预先熟悉 QuartusII 的使用。
3、 根据课本第七章、第八章的内容及补充本部分补充知识,对本设计
要求完成的实验内容预先完成程序流程设计、运用 Verilog HDL 进
行逻辑电路设计时的模块结构及主要模块功能定义。
4、 分析实验结果及实验中出现的问题,并给出合理的解释。
5、 实验结束后写出实验报告,按时提交实验报告的纸版和电子版。
6、 预先完成本实验涉及到的集成电路手册的预习。
7、 实验结束后完成详细的实验总结报告,包括实验目的和要求,实验
原理、实验详细过程及步骤,实验问题分析及改进措施,实验结
果分析等内容。
四、 实验项目
1、 基础实验
设计四位同步 10 进制计数器
根据四位同步 10 进制计数器( 74LS160)的工作原理,运用硬件编程语
言 Verilog HDL及 FPGA实验开发板设计一个同步 10 进制计数器, 并通过译码器
显示电路,在 LED上显示出相应计数结果。
2、提高性实验:
设计一简易秒表