十六进制加减可逆计数器设计.pdf
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2022-06-14
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实验五：十六进制加/减可逆计数器设计
一、 实验目的
练习时序逻辑电路的 Verilog 实现。
二、 实验要求
实现一个具有加减可逆计数功能的十六进制计数器，用一位控
制信号，控制加/减两种计数模式。
三、 程序
module jsq(d,clk,clr,load,qd,qout);
input clk,clr,load,qd;
input [3:0] d;
output [3:0] qout;
reg [3:0] cnt;
assign qout=cnt;
always@(posedge clk)
begin
if(!clr)
cnt<=4'b0000;
else if(load)
cnt<=d;
else if(qd)
cnt<=cnt+1;
else
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