FPGA实验设计一个十进制计数器
需积分: 49 126 浏览量
2014-12-02
22:11:28
上传
评论 2
收藏 69KB DOC 举报
十进制计数器
一、实验目的：
1、掌握 74LS160 计数器的使用及原理。
2、熟悉 Modelsim 的功能和使用方法。
3、熟练掌握使用 Modelsim 进行程序与测试程序的编译，波形的仿真。
二、实验原理说明
M ModelSim
是工业界最优秀的语言仿真器，它提供最友好的调试环境，是
作
FPGA 、 ASIC
设 计 的
RTL
级 和 门 级 电 路 仿 真 的 首 选 。 它 支 持
PC
和
UNIX 、 LINUX
平台，是单一内核支持
VHDL
和
Verilog
混合仿真的仿真器。
它采用直接优化的编译技术、 Tcl/Tk
技术、和单一内核仿真，编译仿真速度业
界最快，编译的代码与平台无关，便于保护
IP
核，具有个性化的图形界面和用
户接口，为用户加快调试提供强有力的手段。
计数器：74LS160
74LS160 是中规模集成同步十进制加法计数器，具有异步清零和同步预置
数的功能。使用 74LS160 通过置零法或置数法可以实现任意进制的计数器。
异步清零：当 DR＝0 时，Q$0＝Q1＝Q2＝Q3＝0。
$② 同步预置：当 LD＝0 时，在时钟脉冲 CP 上升沿作用下，Q$0＝D0，Q1＝
D1，Q2＝D2，Q3＝D3。
$③ 锁存：当使能端 0EPET＝时，计数器禁止计数，为锁存状态。④计数：
当使能端 EP＝ET＝1 时，为计数状态。
引脚图如图所示：
选择开关方式真
值表
74160 是一个 4 位二进制的计数器，它具有异步清除端与同步清除端。
异步清零功能是指只要引脚 nRd 有效电平到来，无论有无 CLK 脉冲，输出为
‘0’。同步置数功能是指当引脚 nLd 为有效电平时，计数功能被禁止，在 CLK 脉
冲上升沿作用下 D0~D3 的数据被置入计数器并呈现在 Q0~Q3 端。
四、实验程序
评论0
最新资源