AXI-SRIO模块在Vivado中连接示意图
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2018-03-27
11:20:34
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m_axi
s_axi
s_axi_aclk
aresetn[0:0]
rapidio2axi_0
rapidio2axi_v1_03
m_axi
s_axi
io_rx
io_tx
msg_ireq
msg_iresp
msg_treq
msg_tresp
ext_clk
dbg_msg_send_wr[129:0]
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dbg_msg_rx_wr[68:0]
dbg_msg_rest_rd[80:0]
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msg_iresp_count[15:0]
aresetn
s_axi_aclk
m_axi_aclk
irq
phy_loopback
log_clk
phy_rst
dev_id[15:0]
phy_link
port_error
irq
DIFF_CLK
srio_gen2_0
Serial RapidIO Gen2
DIFF_CLK
CONDENSED_IO_TX
CONDENSED_IO_RX
MSGIREQ
MSGIRESP
MSGTREQ
MSGTRESP
CORE_DEBUG
SIDE_BAND_SIGNALS
deviceid[15:0]
TRANSCEIVER_DEBUG
sys_rst
log_clk_out
buf_rst_out
log_rst_out
gt_pcs_rst_out
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cfg_rst_out
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drpclk_out
refclk_out
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sim_train_en
phy_mce
phy_link_reset
force_reinit
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port_initialized
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mode_1x
srio_txn0
srio_txp0
srio_rxn0
srio_rxp0
srio_txn1
srio_txp1
srio_rxn1
srio_rxp1
xlconstant_2
Constant
dout[3:0]
srio_rxn0
srio_rxp0
srio_rxn1
srio_rxp1
srio_txn0
srio_txp0
srio_txn1
srio_txp1
资源评论
Mack_liu2022-08-23#参考意义不大
wbyjerry
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