JESD204B的AXI时序分析(对比SRIO)

所需积分/C币:50 2018-09-22 08:46:07 403KB PDF
138
收藏 收藏
举报

本人在写JESD204B的AXI4-Lite配置接口时,发现对端口时序的理解和常规的理解不一样,因此写这篇文章以作记录,具体如下。 1.1 写时序异常 按常规理解的时序图(参照SRIO)写出来的代码,ready是因,valid是果。在仿真时发现在时钟复位配置好后,ready信号并没有按想象中一样,会先拉高来等待输入数据。ready信号是一直为0的。 检查配置情况发现配置没有错误,然后对比JESD204B ip核的demo文件仿真图,发现ready信号要先等valid信号有效后才会输出一个时钟的有效信号。这成了valid是因,ready是果。因果和常规理解的是反着的。 具体的情况见第3节。 1.2 读时序异常 按常规理解的时序为,ready准备好后,输入读取的地址并且valid有效时,ready会拉低去处理内部信号,在输出对应地址数据后,再次拉高等待下一次读取。 但是JESD204B的ip中AXI4-Lite配置接口的读aready是隔一段时间输出一个固定的2个时钟高ready。即使是在availd拉高后aready也不会根据availd拉低,依然是输出固定的2个时钟高信号。这导致我们在需要连续读取内部数据时,不能单纯的把aready当成读取下一个地址准备好的依据。 具体情况见第4节。

...展开详情
试读 4P JESD204B的AXI时序分析(对比SRIO)
立即下载 身份认证后 购VIP低至7折
一个资源只可评论一次,评论内容不能少于5个字
您会向同学/朋友/同事推荐我们的CSDN下载吗?
谢谢参与!您的真实评价是我们改进的动力~
  • 分享达人

关注 私信
上传资源赚钱or赚积分
最新推荐
JESD204B的AXI时序分析(对比SRIO) 50积分/C币 立即下载
1/4
JESD204B的AXI时序分析(对比SRIO)第1页

试读结束, 可继续读1页

50积分/C币 立即下载