没有合适的资源？快使用搜索试试~
我知道了~
文库首页
开发技术
其它
基于VHDL的卷积码编码器的设计
基于VHDL的卷积码编码器的设计
VHDL
卷积码编码器
计算机组成原理课程设计
需积分: 15
25 下载量
131 浏览量
2012-06-20
21:41:40
上传
评论
3
收藏
420KB
DOC
举报
温馨提示
立即下载
基于VHDL的卷积码编码器的设计 含源码
资源推荐
资源评论
卷积码编译码器的VHDL 设计
浏览：189
5星 · 资源好评率100%
由于卷积码具有较好的纠错性能，因而在通信系统中被广泛使用。采用硬件描述语言 VerilogHDL 或VHDL 和FPGA（Field Programmable Gate Array——现场可编程门阵列）进 行数字通信系统设计，可在集成度、可靠性和灵活性等方面达到比较满意的效果[1,2]。 文献[3] 以生成矩阵G=[101，111]的(2，1，3)卷积码为例，介绍了卷积码编码器的原理 和Veril
基于VHDL语言的卷积码编解码器的设计
浏览：61
4星 · 用户满意度95%
卷积码是一种性能优良的差错控制编码。本文在阐述卷积码编解码器基本工作原理的基础上, 提出了在MAX+Plus开发平台上基于VHDL 语言设计(2, 1, 6) 卷积码编解码器的方法。
基于VHDL 语言的卷积码编解码器的设计
浏览：43
卷积码是一种性能优良的差错控制编码。本文在阐述卷积码编解码器基本工作原理的基础上, 提出了在MAX+ P lusÊ 开发平台上基于VHDL 语言设计(2, 1, 6) 卷积码编解码器的方法。
基于VHDL的卷积码编解码器的设计
浏览：9
本文档是基于vhdl语言的卷积码编解码的设计报告
编码器的设计VHDL
浏览：59
设计并实现一个8线-3线优先编码器，用VHDL语言实现一个8线-3线优先编码器
基于VHDL的编码器和译码器的设计
浏览：127
编码器与译码器是计算机电路中基本的器件，本课程设计采用EDA技术设计编码和译码器。编码器由八-三优先编码器作为实例代表，而译码器则包含三-八译码器和二-四译码器两个实例模块组成。课程设计采用硬件描述语言VHDL把电路按模块化方式进行设计，然后进行编程、时序仿真和分析等。课程设计结构简单，使用方便，具有一定的应用价值。
基于FPGA的移动通信中卷积码编码器设计.pdf
浏览：84
基于FPGA的移动通信中卷积码编码器设计.pdf
基于FPGA的多码率卷积编码器设计与实现.pdf
浏览：106
基于FPGA的多码率卷积编码器设计与实现.pdf
IS_95前向链路可变比特率卷积码编码器的VHDL实现
浏览：153
IS_95前向链路可变比特率卷积码编码器的VHDL实现
VHDL实验二 基于 VHDL 格雷码编码器的设计
浏览：51
基于 VHDL 格雷码编码器的设计
基于VHDL的DDS设计
浏览：51
使用AD9850设计DDS信号发生器,输出正弦波频率1-30Mhz
基于VHDL的sdram设计
浏览：138
FPGA实现对SDRAM的读写控制。采用VHDL编程，已通过调试。编写易重用，可以更改地址长度，适合任意大小的SDRAM
基于VHDL的fifo设计
浏览：51
5星 · 资源好评率100%
有截图，有完整的程序 FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。
基于VHDL的抢答器设计
浏览：200
基于VHDL的抢答器设计，有关的成寻完全正确，打开立即就可以用！
abc.rar_ABC_卷积_卷积码 VHDL_卷积编码VHDL
浏览：113
5星 · 资源好评率100%
卷积码编码器的实现，用的是vhdl语言。这是毕设时做的，已经调通。
基于VHDL语言的卷积码和Viterbi译码的实现
浏览：124
介绍并用VHDL语言实现了卷积编码和维特比译码。根据编码器特征设计了一种具有针对性的简洁的维特比译码器结构，并通过ModelSim平台验证了该设计的正确性。
crc_16.rar_crc_verilog 卷积码_卷积码_卷积码 VHDL_编码器
浏览：30
5星 · 资源好评率100%
利用verilog实现的一个（2,1,2）卷积码的编码器,很有用的哟!
基于FPGA的移动通信中卷积码编码器设计
浏览：6
介绍了卷积码编码原理，基于FPGA利用VHDL硬件描述语言实现了一个(2，1，9)卷积码编码器。给出了仿真结果，并在FPGA器件上验证实现。仿真及测试结果表明，达到了预期的设计要求，并用于实际项目中。
卷积码、CRC.rar_卷积编码_卷积编码VHDL_卷积译码
浏览：198
卷积码的C源程序，包括编码器和译码器。还有一个是循环荣誉校验的vhdl]源码。
基于VHDL的单片机设计
浏览：77
本文首先对MCS8051单片机的原理进行介绍和分析；接着介绍使用EDA技术，用VHDL语言完成了8051单片机的设计工作；MCS8051单片机的CPU和数模转换器的设计运用了算术逻辑单元ALU算术运算的算法实现和控制单元的状态机；以及数模转换器的∑-△调制方法的实现。通过如上的算法实现，可以看出VHDL语言在算法级的设计上具有很多的优势和特点。使用EDA技术设计的结果既可以用FPGA／CPLD来实
基于VHDL的计数器设计
浏览：58
用VHDL写的计数器的程序，已经测试可以运行。。希望对大家有好处
基于VHDL的自动售货机设计
浏览：129
4星 · 用户满意度95%
基于VHDL的自动售货机设计是本人千辛万苦找来，为了毕业论文和设计，它帮了我很多的忙，希望大家会喜欢！
基于VHDL的数字钟的设计
浏览：90
本人的一个课程设计题目，设计数字钟，其中分和时可调，包括去抖动部分
基于VHDL的数字钟设计
浏览：68
4星 · 用户满意度95%
基于VHDL的数字钟课程设计报告 目录 摘 要 3 引 言 3 1 数字钟的设计框图 3 2 功能说明 4 3 模块设计部分 4 3.1位选模块 4 3.2控制模块 5 3.4 8 3.5 记小时模块 10 3.6 闹钟,报时模块 11 3.7 动态扫描模块 12 3.8 译码 13 3.8.1 译码模块 13 3.8.2 选通译码 14 4系统仿真 15 4.1 数字钟原理图 1
基于VHDL语言的CRC加卷积编码系统 (2009年)
浏览：82
差错控制编码在移动通信系统中应用广泛,可以克服由于移动传播环境引起的...基于VHDL语言,设计了一个CRC加卷积编码系统,硬件采用一片EPM7128SLC84-15芯片,软件采用VHDL语言编程,该系统结构紧凑,体积小,功能稳定可靠。
基于FPGA的卷积码编译码器
浏览：176
摘要：基于卷积码的编译码原理，使用VHDL语言和FPGA芯片设计并实现了(2，1，3)卷积码编译码器。其中译码器设计采用“截尾”的Vite-rbi译码算法，在支路量度计算、路径量度和译码路径的更新与存储以及判决...
卷积码、CRC.rar_CRC-16_CRC译码_VHDL-FPGA-Verilog_convolution encoder_卷
浏览：130
卷积码的C源程序，包括编码器和译码器。 还有一个是循环荣誉校验的vhdl]源码。
评论
收藏
内容反馈
立即下载
资源评论
资源反馈
评论星级较低，若资源使用遇到问题可联系上传者，3个工作日内问题未解决可申请退款~
联系上传者
评论
Soy_HWX
粉丝: 1
资源:
3
私信
上传资源 快速赚钱
我的内容管理
展开
我的资源
快来上传第一个资源
我的收益
登录查看自己的收益
我的积分
登录查看自己的积分
我的C币
登录后查看C币余额
我的收藏
我的下载
下载帮助
前往需求广场，查看用户热搜
最新资源
植被恢复能力估算python代码（KNDVI代码）.zip
基于java打造的深度学习框架，帮助你快速搭建神经网络，实现模型推理与训练，引擎支持自动求导，多线程与GPU运算
界线与不动产测绘智能计算经纬度及标注软件
CANOPEN使用方法与教程
pll_inst.vhd
明日方舟 暗雨 · 动态壁纸.mp4
未来都市 · 动态壁纸.mp4
梦幻湖畔 · 动态壁纸.mp4
雨夜的办公室 · 动态壁纸.mp4
童话小城 · 动态壁纸.mp4
资源上传下载、课程学习等过程中有任何疑问或建议，欢迎提出宝贵意见哦~我们会及时处理！
点击此处反馈
安全验证
文档复制为VIP权益，开通VIP直接复制
信息提交成功
