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VHDL读写ddr2_sdram (101个子文件)
Prj_12_DDR2.gise 1KB
Top_Modul_VHDL_summary.html 3KB
Prj12_Impact.ipf 40KB
m11_License.JPG 203KB
m13_Design.JPG 197KB
b04_mig_361.JPG 174KB
Read_12_Read_Speed_165ns.JPG 136KB
m05_Controller.JPG 136KB
Write_Speed_187ns.JPG 133KB
Read_04_ReadCMD.JPG 129KB
Read_09_DataMSB.JPG 129KB
Read_01_Timing.JPG 128KB
m07_Options2.JPG 128KB
Write_06_WriteCMD_ACK.JPG 127KB
Write_10_OK.JPG 127KB
Read_10_Read_Ready.JPG 127KB
Read_02_Reset.JPG 127KB
Write_01_Timing.JPG 127KB
Read_07_NopCMD.JPG 127KB
Write_07_BurstDone.JPG 126KB
Write_04_WriteCMD.JPG 126KB
Write_05_DataLSB.JPG 125KB
Read_05_ReadCMD_ACK.JPG 125KB
Write_08_DataMSB.JPG 124KB
Write_02_Reset.JPG 123KB
Read_03_ReadEnable.JPG 123KB
Read_11_Read_OK.JPG 123KB
Read_08_DataValid.JPG 122KB
Read_06_BurstDone.JPG 122KB
Write_09_NopCMD.JPG 120KB
m09_Bank.JPG 118KB
Write_03_WriteEnable.JPG 117KB
m02_Create_Design.JPG 115KB
m03_FPGAs.JPG 114KB
m06_Options.JPG 112KB
Clock_03_Period.JPG 107KB
Clock_04_Phase_Shift.JPG 107KB
m10_Summary.JPG 107KB
m08_Pins.JPG 95KB
Clock_02_Reset.JPG 92KB
Clock_01_Timing.JPG 90KB
m01_customize.JPG 89KB
m12_PCB.JPG 85KB
m14_Coregen_Readme.JPG 84KB
m04_Memory.JPG 71KB
b02_generation.JPG 52KB
b03_advanced.JPG 42KB
b01_part.JPG 37KB
webtalk.log 266B
Top_Modul_VHDL_guide.ncd 318KB
Prj_12_DDR2.projectmgr 6KB
DDR2_liesmich.txt 9KB
DDR2_readme.txt 8KB
UB_DDR2_64bit_UCF.ucf 47KB
UB_Led_BUS_UCF.ucf 1KB
UB_Taster_BUS_UCF.ucf 782B
UB_Clock_UCF.ucf 768B
UB_Schalter_BUS_UCF.ucf 730B
UB_Y-Led_UCF.ucf 668B
DDR2_Ram_Core_controller_0.vhd 47KB
DDR2_Control_VHDL.vhd 18KB
DDR2_Ram_Core_top_0.vhd 17KB
DDR2_Ram_Core.vhd 13KB
DDR2_Ram_Core_data_read_controller_0.vhd 10KB
DDR2_Ram_Core_iobs_0.vhd 10KB
DDR2_Ram_Core_data_read_0.vhd 10KB
Top_Modul_VHDL.vhd 10KB
DDR2_Ram_Core_infrastructure_top.vhd 9KB
DDR2_Ram_Core_data_path_0.vhd 9KB
DDR2_Ram_Core_tap_dly.vhd 9KB
DDR2_Ram_Core_cal_ctl.vhd 9KB
DDR2_Ram_Core_data_write_0.vhd 8KB
DDR2_Ram_Core_controller_iobs_0.vhd 8KB
Testbench_DDR2_Core.vhd 7KB
DDR2_Ram_Core_data_path_iobs_0.vhd 7KB
DDR2_Read_VHDL.vhd 6KB
DDR2_Ram_Core_ram8d_0.vhd 6KB
DDR2_Write_VHDL.vhd 6KB
DDR2_Ram_Core_cal_top.vhd 5KB
DDR2_Ram_Core_s3_dqs_iob.vhd 5KB
DDR2_Ram_Core_parameters_0.vhd 5KB
DDR2_Ram_Core_rd_gray_cntr.vhd 5KB
Testbench_Read.vhd 5KB
DDR2_Ram_Core_s3_dq_iob.vhd 5KB
DDR2_Ram_Core_wr_gray_cntr.vhd 5KB
DDR2_Ram_Core_dqs_delay_0.vhd 4KB
Buttons_VHDL.vhd 4KB
DDR2_Ram_Core_infrastructure_iobs_0.vhd 4KB
Testbench_Write.vhd 4KB
DDR2_Ram_Core_clk_dcm.vhd 4KB
DDR2_Ram_Core_infrastructure.vhd 4KB
DDR2_Ram_Core_s3_dm_iob.vhd 4KB
DDR2_Ram_Core_fifo_1_wr_en_0.vhd 3KB
DDR2_Ram_Core_fifo_0_wr_en_0.vhd 3KB
Clock_VHDL.vhd 2KB
Prj_12_DDR2.xise 42KB
webtalk_impact.xml 2KB
Top_Modul_VHDL.xreport 21KB
impact.xsl 1KB
Top_Modul_VHDL_bitgen.xwbt 404B
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