没有合适的资源?快使用搜索试试~
我知道了~
文库首页
课程资源
嵌入式
4位全加器的VHDL设计及MAXPLUS仿真
4位全加器的VHDL设计及MAXPLUS仿真
4星
· 超过85%的资源
需积分: 18
23 下载量
161 浏览量
2010-04-30
20:45:44
上传
评论
收藏
64KB
DOC
举报
温馨提示
立即下载
用结构化描述风格设计的4位全加器,采用的是串行进位法。
资源推荐
资源评论
4位全加器的VHDL实现及仿真
浏览:167
比较简单的一个程序,但是是自己写的,仅供参考
4位全加器设计
浏览:146
其中CIN表示输入进位位,COUT表示输出进位位,输入A和B分别表示加数和被加数。输出SUM=A+B+CIN,当SUM大于15时,COUT置‘1’。 设计过程中可以首先采用文本编辑方法设计1位全加器,而后通过多个1位全加器采样图形输入方法级联实现4位全加器设计。也可以根据输出与输入的逻辑关系写出其布尔代数式,根据布尔代数式用基本逻辑门实现全加器。
VHDL四位全加器
浏览:137
利用VHDL实现的四位全加器,运用了文件例化
四位全加器
浏览:103
利用quartusII9.0编译设计的四位全加器,能够完美仿真运行,适合新人参考学习,可以加深对fpga的流水线的理解
4位加法器的VHDL(全套仿真实现)
浏览:53
4星 · 用户满意度95%
采用VHDL三种描述方式进行了加法的设计,每个工程都带有仿真波形,用QuartusII 做的。
用原理图输入法设计8位全加器
浏览:134
5星 · 资源好评率100%
一个八位全加器可以有7个1位全加器和1个半加器构成,加法器间的进位可以串行的方式实现,即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输出信号cin相连。而一个1位全加器可由半加器来完成。
分别使用原理图和VHDL语言输入方法设计8位全加器
浏览:107
4星 · 用户满意度95%
利用EDA-Ⅴ型实验箱,硬件描述语言(VHDL),及MAX-PLUSⅡ软件设计简单的8位全加器,实现功能说明中的要求。
VHDL语言在MAXPLUS2使用的详细图解教程(PPT)
浏览:12
5星 · 资源好评率100%
VHDL语言在MAXPLUS2使用的详细图解教程,对初学者帮助很大!
使用一位全加器做四位全加器
浏览:112
使用VHDL编写一位全加器,再使用一位全加器做成四位全加器的代码
四位全加器及仿真程序-verilog
浏览:161
4星 · 用户满意度95%
完整的全加器和仿真程序,四位全加器。采用verilog便携
四位全加器VHDL代码
浏览:41
5星 · 资源好评率100%
四位全加器Verilog码,这是在学校做实训的时候弄的,用Quartus软件仿真什么的,没问题......
VHDL 四位全加器代码
浏览:133
这是本人自己写的,能够运行的。用的方法很简单,就是根据自己画的电路图,原图翻译……应给便于理解吧。嘻嘻说实话,难度高的——咱也不会写啊!!!
VHDL实现一位全加器,并串行实现四位全加器
浏览:45
5星 · 资源好评率100%
用VHDL语言编写的一位全加器,并实现四位全加器,串行连接
VHDL 四位全加器
浏览:118
5星 · 资源好评率100%
计算机组成原理实验 全加器的设计 多层次电路设计
4位加法器代码VHDL实现
浏览:109
4位 全加器 代码 VHDL 实现 全部文件
vhdl教程+maxplus(II)使用
浏览:193
5星 · 资源好评率100%
vhdl 最金典的实用教程,简单的编程,vhdl教程+maxplus(II)使用
自编4位加法器
浏览:73
自编4位加法器,无bug
VHDL全加器原理图以及源程序
浏览:21
VHDL全加器原理图以及源程序,使用Vhdl语言实现
用quartus 2编的全加器(原理图输入)
浏览:83
4星 · 用户满意度95%
这是用quartus2编的全加器,完全用原理图,仅供参考
1位全加器vhdl的全方式描述
浏览:87
4星 · 用户满意度95%
vhdl 一位全加器 行为描述 数据流描述 结构描述
full adder_vhdl实现全加器_源码
浏览:104
5星 · 资源好评率100%
vhdl实现全加器,vhdl入门学习,vhdl简单程序
eda四位全加器的设计
浏览:26
eda四位全加器的设计
1-8位串行全加器设计-vhdl
浏览:100
1-8位串行全加器设计--fpga-vhdl
实验2全加器的设计_EDA_816位全加器设计_EDA16位全加器_
浏览:189
5星 · 资源好评率100%
eda实验报告包含8位全加器和16位全加器
半加器与全加器(VHDL语言)
浏览:125
5星 · 资源好评率100%
VHDL语言 半加器多种设计 半加器全加器对比
1位全加器VHDL文本输入设计[整理].pdf
浏览:76
1位全加器VHDL文本输入设计[整理].pdf
vhdl编写的一位全加器
浏览:56
这是用vhdl可编程逻辑器件编写的一位全加器
全加器vhdl
浏览:175
vhdl小程序 全加器
四位全加器的VHDL与VerilogHDL实现
浏览:91
四位全加器的VHDL与VerilogHDL实现
评论
收藏
内容反馈
立即下载
资源评论
资源反馈
评论星级较低,若资源使用遇到问题可联系上传者,3个工作日内问题未解决可申请退款~
联系上传者
评论
computerspecial
2012-06-20
是用语句写的一个四位全加器
bro_l
粉丝: 0
资源:
3
私信
上传资源 快速赚钱
我的内容管理
展开
我的资源
快来上传第一个资源
我的收益
登录查看自己的收益
我的积分
登录查看自己的积分
我的C币
登录后查看C币余额
我的收藏
我的下载
下载帮助
前往需求广场,查看用户热搜
最新资源
servant C++语言框架rpc的源码实现 tools C++语言框架IDL工具的源码实现 util C++语言.7z
使用pyqt创建一个登录具有动态背景的登陆界面
实验名称 调幅波信号的解调
实验名称 高频谐振功率放大器
Altium_遥控小车驱动器_2024-04-26.zip
IMG_20240426_195457.jpg
社会参与对老年人抑郁轨迹的...——基于生活质量的中介效应_秦慧.caj
微信小程序->计算器<-源码
88音符111111111
SSM+VUE校园信息发布平台项目源码.zip
资源上传下载、课程学习等过程中有任何疑问或建议,欢迎提出宝贵意见哦~我们会及时处理!
点击此处反馈
安全验证
文档复制为VIP权益,开通VIP直接复制
信息提交成功