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16位乘法器VerilogHDL源代码
16位乘法器VerilogHDL源代码
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Verilog
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16位乘法器VerilogHDL源代码，适合于初学者
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verilogHDL源代码
浏览：188
verilogHDL源代码，FPGA,硬件开发，verilogHDL源代码，FPGA,硬件开发
Verilog 16位乘法器
浏览：59
4星 · 用户满意度95%
通过移位相加的方法，实现两个16位二进制数据的相乘。经过测试，能够得到正确的结果。
booth乘法器verilog HDL代码
浏览：102
4星 · 用户满意度95%
booth乘法器verilog HDL代码,希望和我一样的初学借鉴，更希望高手指点一下
Verilog实现16位计数器
浏览：99
Verilog实现16位计数器(自增\自减\增减三种模式)
串行乘法器verilog HDL设计代码
浏览：15
移位相加法乘法器设计原理是从被乘数的最低位开始判断，若为1，则乘数左移i（i=0,1...(WIDTH-1)）位后，与上一次和相加；若为0，则乘数左移i位后，以0相加，直至被乘数的最高位。
verilog 乘法器代码
浏览：64
5星 · 资源好评率100%
fpga verilog 16位有符号数乘法器，
verilog实现32位无符号乘法器和带符号乘法器
浏览：8
包含MULT、MULTU的v文件以及对应的testbank文件，代码带注释。
verilog HDL 16位乘法器实现及testbench文件
浏览：88
5星 · 资源好评率100%
适合新手学习verilog HDL语言。并附有testbench文件，共新手学习使用。
Wallace树乘法器verilog代码
浏览：162
在乘法器的设计中采用树形乘法器，可以减少关键路径和所需的加法器单元数目，Wallace树乘法器就是其中的一种。下面以一个4*4位乘法器为例介绍Wallace树乘法器及其Verilog HDL实现。
16位乘法器的编写
浏览：78
4*4 16位无符号位的乘法器， 编写逻辑是按照算数运算来执行的 分为4行分别计算 ，然后移位相加，得出结果
Verilog 16位计数器
浏览：20
Verilog 16位计数器 采用参数化设计
利用计数方法实现16分频的verilog代码
浏览：189
利用计数方法实现16分频的verilog详细代码
计数器verilog 代码
浏览：107
4星 · 用户满意度95%
eda简单的设计，本实例是一个16进制的计数器，适合入门者阅读！
复数乘法器的verilog HDL设计代码及其测试文件（修改版）
浏览：29
本压缩文件包括复数乘法器以及其测试文件，复数乘法器本身原理简单，但其乘积项运用到了Wallace树乘法器，所以本代码是在Wallace树乘法器的基础上的复数乘法器。
常见的乘法器Verilog源代码及仿真结果 fpga
浏览：7
5星 · 资源好评率100%
常见的乘法器Verilog源代码及仿真结果
16位寄存器组成32位大数乘法器
浏览：157
基于emu8086微机模拟器的16位寄存器构成32位大数乘法器的实验
【verilog】快速乘法器。两个16位有符号数，输出32位相乘结果，采用Booth编码和Wallace树型结构
浏览：118
输入为两个16位有符号数，输出32位相乘结果。要求采用Booth编码和Wallace树型结构。 计算例子： 0110000010000000 * 1000000000000001 = 11001111110000000110000010000000 (24704) * (-32767) = (-809475968) 顶层模块名为mul_tc_16_16，输入输出功能定义： 名称 方向 位宽 描
verilog 带符号乘法器代码
浏览：23
4星 · 用户满意度95%
verilog 带符号乘法器代码，先求绝对值，最后保存符号位。
verilog编写一个符合IEEE标准的32位单精度乘法器
浏览：178
使用verilog实现了设计了一个符合IEEE标准的32位单精度浮点数乘法器，并使用Modelsim进行仿真。
基于booth算法的乘法器的verilog实现
浏览：109
8位Booth乘法器设计,8位乘8位的基2的booth乘法器的verilog实现。满足1)利用硬件描述语言描述8位数乘法器运算；2)输入为复位信号、乘法执行按键；3）时钟信号为开发板上时钟信号。
FPGA实现16位乘法器
浏览：137
5星 · 资源好评率100%
Verilog实现的16为乘法器，并用仿真代码。
Verilog 32位booth乘法器
浏览：99
32位有符号数Booth乘法器，用Verilog代码实现，只是初级的设计。
流水线乘法器verilog HDL代码设计
浏览：58
多级流水线结构，是一种并行的方式，将相邻的两个部分的结果再加到最终的输出乘积上，即排列成一个二叉树形式的结构。
乘法器的Verilog实现
浏览：56
5星 · 资源好评率100%
包含有符号乘法器以及无符号乘法器的Verilog源码，同时带有tb文件用于仿真测试，在Vivado和Modelsim上验证通过
常见的乘法器Verilog源代码及仿真结果
浏览：140
常见的乘法器Verilog源代码及仿真结果！！！！ 仿真 , 源代码
fpga 8位乘法器 verilog HDL 源代码
浏览：190
fpga 8位乘法器 verilog HDL 源代码；带有tstbench文件
向量乘法器的verilog HDL设计代码及其测试文件（修改版）
浏览：41
本压缩文件包括向量乘法器以及其测试文件，向量乘法器本身原理简单，但其乘积项运用到了Wallace树乘法器，所以本代码是在Wallace树乘法器的基础上的向量乘法器。
verilog乘法器实现
浏览：151
4星 · 用户满意度95%
基于verilog的乘法器实现，先实现了加法器，在实现乘法器。 环境为quatusII
Verilog四位乘法器实验报告（有代码）
浏览：106
4星 · 用户满意度95%
Verilog四位乘法器实验报告带有仿真图
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parisean
2012-11-14
好用。 这个是符合我们课程设计的要求
a2668240714
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