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Processor Arch-Sequential

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Introduction to Computer Systems, Peking University

Processor Architecture II:

SEQ: Sequential Implementation

Introduction to Computer Systems

Lecture, Oct 21, 2015

Instructors:

Xiangqun Chen，Junlin Lu

Guangyu Sun，Xuetao Guan

Introduction to Computer Systems, Peking University

Building Blocks

 Combinational Logic

 Compute Boolean functions of inputs

 Continuously respond to input changes

 Operate on data and implement

control

 Storage Elements

 Store bits

 Addressable memories

 Non-addressable registers

 Loaded only as clock rises

file

dstW

srcA

valA

srcB

valB

valW

Clock

fun

MUX

Clock

Introduction to Computer Systems, Peking University

SEQ Hardware

Structure

 State

 Program counter register (PC)

 Condition code register (CC)

 Register File

 Memories

 Access same memory space

 Data: for reading/writing program

data

 Instruction: for reading instructions

 Instruction Flow

 Read instruction at address

specified by PC

 Process through stages

 Update program counter

Instruction

memory

Instruction

memory

increment

ALU

Data

memory

Data

memory

Fetch

Decode

Execute

Memory

Write back

icode

ifun

rA , rB

valC

file

A B

file

A B

valP

srcA, srcB

dstA, dstB

valA, valB

aluA, aluB

Cnd

valE

Addr, Data

valM

valE , valM

newPC

Introduction to Computer Systems, Peking University

SEQ Stages

 Fetch

 Read instruction from instruction

memory

 Decode

 Read program registers

 Execute

 Compute value or address

 Memory

 Read or write data

 Write Back

 Write program registers

 PC

 Update program counter

Instruction

memory

Instruction

memory

increment

ALU

Data

memory

Data

memory

Fetch

Decode

Execute

Memory

Write back

icode

ifun

rA , rB

valC

file

A B

file

A B

valP

srcA, srcB

dstA, dstB

valA, valB

aluA, aluB

Cnd

valE

Addr, Data

valM

valE , valM

newPC

Introduction to Computer Systems, Peking University

Instruction Decoding

 Instruction Format

 Instruction byte icode:ifun

 Optional register byte rA:rB

 Optional constant word valC

5 0

rA rB D

icode

ifun

valC

Optional

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