FPGA时钟设计

在FPGA设计中，为了成功地操作，可靠的时钟是非常关键的。设计不良的时钟在极限的温度、电压下将导致错误的行为。在设计PLD／FPGA时通常采用如下四种类型时钟：全局时钟、门控时钟、多级逻辑时钟和波动式时钟。多时钟系统包括上述四种时钟类型的任意组合。

内存技术指南

SDRAM与内存基础概念；SDRAM内存模组与基本结构

高频放大电路知识讲座

多级放大电路概述 直接耦合多级放大电路 多级放大电路电压放大倍数的计算 变压器耦合的特点

电源完整性(PI)设计指导

随着时钟和数据信号频率的增高和高速系统的板上组装越来越密，无噪声的电源分配成为了 PCB设计的一个主要挑战。当快速翻转设备同时改变状态时，通过电源分配系统的纹波噪声随 频率的变化而变化。这个噪声也可以依次干扰高速设备周围的环境。 Important 没有足够的电源支持，高速元件的行为将是不可预测的。 为了确保在各个级别下良好的电源分配，电源分配阻抗必须在一个很宽的频率范围内加以控 制。这可以通过在目标频率范围内仔细的考虑开关电源，大电容，陶瓷电容以及电源－地平面对 等因素来实现。去耦电容在逻辑开关时给需要大电流的驱动器件提供本地电荷源。

DDR 时序测试方法

在P4D项目(Springdale-G/PE)中, 主要看System ddr Data 和Strobe信号的时序质量是否满足规范要求.

高速数字电路

高速数字信号由信号的边沿速度决定，一般认为上升时间小于4 倍信号传输延迟时可视为高速信号。平常讲的高频信号是针对信号频率而言的。 设计开发高速电路应具备信号分析、传输线、模拟电路的知识。 错误的概念：8kHz帧信号为低速信号。