JEPG Encoder IP verilog设计及实现

采用通用的常规 Verilog 代码编写，可用于任何 FPGA。 该内核不依赖任何专有 IP 内核，而是用 Verilog 编写了实现 JPEG 编码器所需的所有功能，代码完全独立。

基于FPGA的拔河游戏设计

设计内容： （1）拔河游戏机需要11个发光二极管排成一行，开机 后只有中间一个亮点，作为拔河的中间线。 游戏双方 各持一个按键，迅速且不断地按动产生脉冲，哪方按 得快，亮点就向哪方移动， 每按一次，亮点移动一次。 移到任一方二极管的终端，该方就获胜。此时双方按 键均无作用，输出保持，只有经复位后才能使亮点恢 复到中心线。 （2）显示器显示胜者胜利的次数，裁判按键可以控制 开始和清零。

基于FPGA点阵显示屏设计

文中详细介绍了LED点阵显示的硬件设计思路、硬件电路各个部分的功能及原理、相应软件的程序设计，以及使用说明等。 控制系统程序采用FPGA编辑，通过编程控制各显示点对应LED阳极和阴极端的电平，就可以有效的控制各显示点的亮灭。所显示字符的点阵数据可以自行编写（即直接点阵画图），也可从标准字库中提取。

verilog设计实现8b-10b编码器包括3b4b,5b6b 及modelsim仿真

下面是8b10b编码器的设计步骤。 1. 确定数据输入和输出接口。例如，您需要确定8位并行数据输入和10位串行数据输出。 2. 计算数据带宽。这与芯片中可用的时钟速度密切相关。 3. 选择编码表。根据应用选择最佳编码表，8b10b编码器至少应使用一张编码表。详细了解和选择编码表有利于改善编码器的性能。 4. 编写编码器的状态机。编码器的状态应针对输入数据，在状态转移前确定符号的输出。同样，状态也应该考虑插入或删除代码的位置。 5. 关联状态机的输出符号。在每个状态中，都必须关联与该状态相关联的输出符号。此项工作需要根据编码表中编码符号的特点进行。 6. 设计电路。设计电路包括选择元件，例如寄存器、计数器、直接构成，以及各种传输门、存储器等。 7. 编写Verilog代码。将状态机转换为描述硬件电路的Verilog代码。 8. 进行仿真测试。使用Verilog开发环境进行仿真测试，并通过仿真验证电路功能。 9. 实现和验证。用Verilog将设计转换为FPGA或ASIC的物理实现，并通过测试验证设计性能。

verilog实现并行CRC校验及仿真

实现并行CRC校验，需要以下步骤： 确定CRC生成多项式，根据生成多项式决定寄存器的位数、初始值和异或值。 将数据分组，一组多个数据字节根据数据总位数和寄存器的位数决定。 将每组数据字节送入寄存器，每个字节顺序处理，每次处理输入一位，处理完一个字节后进行下一个字节。 与输入的数据一样先补零，然后进行CRC校验计算，计算完毕后得出校验码。 将寄存器的内容与校验码进行比较，如果一致，则该数据没有出现错误，否则数据出现错误。 实现多项式移位、异或运算等基本逻辑操作。 考虑优化CRC校验性能，如使用LUT、流水线等技术来优化并行计算。

使用verilog设计实现QR分解

QR（正交三角）分解法是求一般矩阵全部特征值的最有效并广泛应用的方法，一般矩阵先经过正交相似变化成为Hessenberg矩阵，然后再应用QR方法求特征值和特征向量。 使用verilog对QR实现方法进行设计并进行功能仿真

同步FIFO设计verilog设计及仿真

用16*8 RAM实现一个同步先进先出（FIFO）队列设计。由写使能端控制该数据流的写入FIFO，并由读使能控制FIFO中数据的读出。写入和读出的操作由时钟的上升沿触发。当FIFO的数据满和空的时候分别设置相应的高电平加以指示。

verilog实现计算器设计

该实验为用verilog编写的一个运算系统，其功能是实现4位整数的加、减、乘、除运算。运算时通过矩阵键盘输入运算类型和运算所需要的数据，然后通过内部电路处理，将计算的结果送于数码管或LCD1602显示。

实现verilog设计控制交通灯

本交通灯设计在ISE14.7环境下，也可以在vivado或者quartusII中使用。

数字心电图仪综合系统设计与实现verilog

求以FPGA为控制核心，完成模拟端的设计，实现一个数字心电图仪综合设计系统。主要包括传感器驱动、电压放大、滤波器、模数转换、数字处理显示模块等。