64位8级流水线加法器

64位8级流水线加法器，即是将64位拆成8个8位进行运算，最后将8个8位运算的结果相加得出最后的和和进位位。采用8级流水线进行加法运算，则从第一次输入两个加数的第一个时钟起，需要第8个时钟周期对应的和才输出来，之后源源不断的输入加数，则和也不断的输出，如下图所示： 8级流水线需要将加法运算拆分成8个时钟周期来完成，每个时钟周期需要将前面计算得到的和、还未进行计算的加数进行缓存，由此，比如第1个8位计算得到的和就需要缓存7次，第2个8位计算得到的和就需要缓存6次，以此类推。同时，还要将未进行计算的加数进行缓存，比如[63:56]这个8位就需要缓存7次，[55:48] 这个8位就需要缓存6次。 第1个时钟周期：计算第1个8位的和，并加上前一个的进位位。缓存前面得到的和、未进行计算的加数 第2个时钟周期：计算第2个8位的和，并加上前一个的进位位。缓存前面得到的和、未进行计算的加数 第3个时钟周期：计算第3个8位的和，并加上前一个的进位位。缓存前面得到的和、未进行计算的加数

采用VHDL硬件描述语言，基于FPGA平台实现FIR数字滤波器

设计的滤波器的采样频率为100K，截至频率为20K。 通过一个DDS产生两个正弦波，一个为1K的正弦波幅值较大，另一个为21K的正弦波幅值较小，然后将幅值较小的正弦波叠加到幅值较大的正弦波上。这样就产生含有高次谐波的正弦波，最后就是将该正弦波（其实都已经失真了）送往两个FIR滤波器中进行处理。 FIR7阶滤波器的采样频率为100K，截至频率为20K，通过Matlab软件导出需要的滤波器系数：0.009、0.048、0.164、0.279、0.279、0.164、0.048、0.009。因为该滤波器为线性相位滤波器，并且为偶对称滤波器。 FIR20阶滤波器的采样频率为100K，截至频率为20K，通过Matlab软件导出需要的滤波器系数： -0.0000、-0.0021、-0.0063、-0.0116、-0.0124、0.0000、0.0318、0.0814、0.1375、0.1821 0.1992、0.1821、0.1375、0.0814、0.0318、0.0000、-0.0124、-0.0116、-0.0063、-0.0021、-0.0000。因为该滤波器为线性相位滤波器，并且为

基于VHDL硬件描述语言使用FPGA实现交通信号灯系统

1.模拟十字路口交通信号灯的工作过程，利用交通信号灯上的两组红，黄，绿LED发光二极管作为交通信号灯，设计一个交通信号灯控制器。 2.模拟两条公路，一条交通主干道，一条交通支干道，在主干道和支干道的交叉路口上设置红，绿，蓝灯进行交通管理。 3.应用VHDL硬件描述语言编写程序； 4.利用软件仿真出结果； 十字路口交通灯控制系统设计 任务和要求：该数字系统完成对十字路口交通信号灯的控制，十字路口由一条东西方向的主干道(简称A道)和南北方向的支干道(简称B道)构成。 十字路口交通灯控制规则为： (1) 初始状态为4 个方向的红灯全亮，时间1s。 (2) 东西方向绿灯亮，南北方向红灯亮。东西方向通车，时间30s。 (3) 东西方向黄灯亮，南北方向红灯亮，时间5s。 (4) 东西方向红灯亮，南北方向绿灯亮。南北方向通车，时间20s。 (5) 东西方向红灯亮，南，北方向黄灯亮，时间5s。 (6) 返回(2)，继续运行。 (7) 如果发生紧急事件，例如救护车，警车通过，则按下单脉冲按钮，使得东，南，西，北四个方向红灯亮。紧急事件结束后，松开单脉冲按钮，将恢复到被打断的状态继续运行。

基于FPGA采用VHDL语言进行的出租车计费系统设计与实现

利用FPGA来实现出租车计费器，使用FPGA来开发数字电路，可以大大缩短设计时间，减少PCB面积，提高系统的可靠性。利用VHDL语言设计出来的出租车计费器系统将实现计程模块、计时模块以及动态扫描模块等设计方法与技巧。计程模块将用计数器来完成，计数器对脉冲数计数，然后提供给程序数据。通过不同的信号，然后用比较器可以让我们确定出租车是在车行计程还是车停计时。再将数据传输到计费模块，通过多种条件判定，最后确定输出值，然后相加确定最后的费用，并显示出来。 首先按下启动按键，表示出租车进入启动开启状态，此时，可以按下里程按键，每按一次，里程显示会自动加一公里，同时，费用也会自动增加。在按下按键的时候，按键消抖模块会对输入的按键信号进行消抖处理，防止多次触发。当按下等待延时按键时，等待延时模块会开始计时，计时的分频率为一分钟，每等待一分钟，会显示在数码上，费用也会增加一元，处于等待延时状态时，再按下等待延时按键，会退出等待延时状态。 自动计费模块会按照不同的计费标准自动调节计费。自动计费模块将从计时模块和计程模块中读取数据，自动进行计费。数码管显示模块实时将费用、里程、等待的时间显示在数码管上，具

模拟集成电路，找工作，各司及机构的笔面试真题，常见知识点及易错问题总结

模拟集成电路，找工作，各司及机构的笔面试真题，常见知识点及易错问题总结。 适用于：模拟IC应届生，研究生，校招找工作。 模拟集成电路方向 有笔面试真题，各机构题库，简历模板，模拟考题，自我介绍。 有常见的知识点汇总，易错题汇总。校招经验分享，拉扎维，格雷、艾伦，桑森知识点浓缩总结。电路分析计算。 量大管饱

VerilogHDL FPGA 多功能电子时钟，报告+代码

数字时钟是采用数字电路技术实现时、分、秒计时显示的装置，可以用数字同时显示时，分，秒的精确时间并实现准确校时，具备体积小、重量轻、抗干扰能力强、对环境要求高、高精确性、容易等特性。与传统表盘式机械时钟相比，数字时钟具有更高的准确性和直观性，由于没有机械装置，其使用寿命更长。本设计在FPGA开发环境下，以QuartusII软件作为系统设计平台，采用Verilog HDL语言，运用自上而下的编程方案，基于Altera公司Cyclone V系列5CSEMA5F31C6N芯片，在DE1-SOC开发板上下载实现。 本次设计要实现的基本功能有： （1）实现数字时钟基本功能，以24小时制显示时、分、秒； （2）有整点报时功能，可手动开关； （3）具有与时间校准功能，能够分别对时、分、秒进行单独校时，校准的时候时钟不工作； （4）具有闹钟功能，输入预设的时间，当时钟到达时，LED闪烁表示闹钟开启，并且能够手动开启和关闭闹钟； （5）具有秒表功能，具有暂停、开始和清零功能。